JPS62224043A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS62224043A JPS62224043A JP61065770A JP6577086A JPS62224043A JP S62224043 A JPS62224043 A JP S62224043A JP 61065770 A JP61065770 A JP 61065770A JP 6577086 A JP6577086 A JP 6577086A JP S62224043 A JPS62224043 A JP S62224043A
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- JP
- Japan
- Prior art keywords
- wiring
- section
- power supply
- terminal pad
- peripheral circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/90—Masterslice integrated circuits
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/50—Bond wires
- H10W72/531—Shapes of wire connectors
- H10W72/536—Shapes of wire connectors the connected ends being ball-shaped
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/50—Bond wires
- H10W72/59—Bond pads specially adapted therefor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/90—Bond pads, in general
- H10W72/931—Shapes of bond pads
- H10W72/932—Plan-view shape, i.e. in top view
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/90—Bond pads, in general
- H10W72/931—Shapes of bond pads
- H10W72/934—Cross-sectional shape, i.e. in side view
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体集積回路技術、さらにはゲートアレ
イＬＳＩ（大規模集積回路装置）に適用して有効な技術
に関する。
イＬＳＩ（大規模集積回路装置）に適用して有効な技術
に関する。
ゲートアレイＩＣ（半導体集積回路装置）は、たとえば
日経マグロウヒル社刊行［日経エレクトロニクス １９
８５年６月３日号」１５１〜１７７頁（解説： １００
０億円市場が間近に迫ったゲートアレイ）に記載されて
いるように、半導体基板にあらかじめ下地の形で用意さ
れた多数の回路要素を任意に配線することにより所望の
回路機能を実現するものでありて、いわゆるセミカスタ
ムＩＣとも呼ばれている。
日経マグロウヒル社刊行［日経エレクトロニクス １９
８５年６月３日号」１５１〜１７７頁（解説： １００
０億円市場が間近に迫ったゲートアレイ）に記載されて
いるように、半導体基板にあらかじめ下地の形で用意さ
れた多数の回路要素を任意に配線することにより所望の
回路機能を実現するものでありて、いわゆるセミカスタ
ムＩＣとも呼ばれている。
ここで、本発明者は、上記ゲートアレイＩＣのレイアウ
ト構成について検討した。以下は、公知とされた技術で
はないが、本発明者によって開発、検討された技術であ
り、その概要は次のとおりである。
ト構成について検討した。以下は、公知とされた技術で
はないが、本発明者によって開発、検討された技術であ
り、その概要は次のとおりである。
第３図はそれぞれ本発明者によって検討されたゲートア
レイＩＣのレイアウト構成を示す。
レイＩＣのレイアウト構成を示す。
同図に示すゲートアレイＩＣには、任意の論理回路網が
構成される内部回路部７、周辺回路部３、および端子パ
ッド部４が配設されている。
構成される内部回路部７、周辺回路部３、および端子パ
ッド部４が配設されている。
内部回路部７は半導体基板１の中央部に大きく割り振ら
れて配置されている。この内部回路部７には多数本の基
本セルアレイ５が配設されている。
れて配置されている。この内部回路部７には多数本の基
本セルアレイ５が配設されている。
各基本セルアレイ５は互いに平行に配設されている。こ
れとともに、各基本セルアレイ５の間にはそれぞれ所定
幅の配線領域７が設けられている。
れとともに、各基本セルアレイ５の間にはそれぞれ所定
幅の配線領域７が設けられている。
基本セルアレイ５は多数の基本セル６を一方向（図では
行方向）に配列したものである。各基本セル６内にはそ
れぞれ、論理ゲートを構成するための回路要素が半導体
下地の形であらかじめ形成されている。各基本セル６内
に形成される回路要素の種類と数およびその配置状態な
どはあらかじめ規格化されている。
行方向）に配列したものである。各基本セル６内にはそ
れぞれ、論理ゲートを構成するための回路要素が半導体
下地の形であらかじめ形成されている。各基本セル６内
に形成される回路要素の種類と数およびその配置状態な
どはあらかじめ規格化されている。
他方、上記内部回路部７を取り囲んで多数の周辺回路ｓ
３が配置され、さらに各周辺回路部３の外側にはそれぞ
れボンディング用の端子パッド部４が配置されている。
３が配置され、さらに各周辺回路部３の外側にはそれぞ
れボンディング用の端子パッド部４が配置されている。
各周辺回路部３にはそれぞれ、入力バッファ回路、出力
バラフッ回路、あるいは入出刃バッファ回路のいずれか
を任意に構成することができるだけの回路要素が半導体
下地の形であらかじめ形成されている。内部回路部７の
入出力信号は、その周辺回路部３によりて構成されたバ
ッファ回路および端子パッド部４を介して外部へ導出あ
るいは外部から導入される。
バラフッ回路、あるいは入出刃バッファ回路のいずれか
を任意に構成することができるだけの回路要素が半導体
下地の形であらかじめ形成されている。内部回路部７の
入出力信号は、その周辺回路部３によりて構成されたバ
ッファ回路および端子パッド部４を介して外部へ導出あ
るいは外部から導入される。
ここで、上記ゲートアレイＩＣの動作電源ＶＣＣは、特
定位置の端子パッド部４Ａを電源用に指定し、この電源
用端子パッド部４Ａから電源引込配線８を介して内部回
路部７および周辺回路部３に引き込まれる。電源用端子
パッド部４Ａの下は、電源引込配Ｎ８を通すために空き
スペース９にしである。この空きスペース９は、本来は
周辺回路部３が形成されるところであるが、大きな電流
容量をもつ幅広の電源引込配＃８を通すので、周辺回路
部３を形成するための下地をつくったとしてもこの周辺
回路を構成するための配線を形成することができず意味
がないとの理由で下地が形成されていなかった。
定位置の端子パッド部４Ａを電源用に指定し、この電源
用端子パッド部４Ａから電源引込配線８を介して内部回
路部７および周辺回路部３に引き込まれる。電源用端子
パッド部４Ａの下は、電源引込配Ｎ８を通すために空き
スペース９にしである。この空きスペース９は、本来は
周辺回路部３が形成されるところであるが、大きな電流
容量をもつ幅広の電源引込配＃８を通すので、周辺回路
部３を形成するための下地をつくったとしてもこの周辺
回路を構成するための配線を形成することができず意味
がないとの理由で下地が形成されていなかった。
しかしながら、上述した技術には、次のような問題点の
あることが本発明者によってあきらかとされた。
あることが本発明者によってあきらかとされた。
すなわち、前記したように電源引込配線ライン８の位置
はあらかじめ固定されているのであるが、ときには顧客
要求や実装上の理由によりその位置を変更する必要が生
じる。この変更がおこなわれると、もとの電源引込配線
布線予定領域下には下地が形成されていないために、そ
の部分は入出力バッ７アを形成するのに利用することが
できないのでむだなあきスペースとなってしまう。
はあらかじめ固定されているのであるが、ときには顧客
要求や実装上の理由によりその位置を変更する必要が生
じる。この変更がおこなわれると、もとの電源引込配線
布線予定領域下には下地が形成されていないために、そ
の部分は入出力バッ７アを形成するのに利用することが
できないのでむだなあきスペースとなってしまう。
本発明の目的は、ゲートアレイＩＣにおける使用可能な
周辺回路部の数を減らすことなく、かつ無駄な空きスペ
ースをほとんど生じさせずに、電源引込の位置および数
の自由度を大幅に高められるようにする、という技術を
提供するものである。
周辺回路部の数を減らすことなく、かつ無駄な空きスペ
ースをほとんど生じさせずに、電源引込の位置および数
の自由度を大幅に高められるようにする、という技術を
提供するものである。
本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述および添付図面からあきらかになるであ
ろう。
本明細書の記述および添付図面からあきらかになるであ
ろう。
本願において開示される発明のうち代表的なものの概要
を）ム〕単に説明すれば、下Ｈピのとおりである。
を）ム〕単に説明すれば、下Ｈピのとおりである。
すなわち、端子バッド部から延在する電源引込配線布線
可能領域下にはすべて半導体下地を設けておく。電源引
込配線ラインは光面絶縁膜上に布線され、その電源引込
配線が布線されたところの周辺回路部表面絶縁膜下にも
半導体素子を配置しておくのである。
可能領域下にはすべて半導体下地を設けておく。電源引
込配線ラインは光面絶縁膜上に布線され、その電源引込
配線が布線されたところの周辺回路部表面絶縁膜下にも
半導体素子を配置しておくのである。
上記した手段によれば、電源引込配線位置の変更がおこ
なわれても、もとのスペース下洗は下地が形成されてい
るためにここを人出力バッファとして使用でき入出力バ
ッファ数が減少することが防止できる。
なわれても、もとのスペース下洗は下地が形成されてい
るためにここを人出力バッファとして使用でき入出力バ
ッファ数が減少することが防止できる。
以下、本発明の好適な実施例を図面に基づいて説明する
。
。
なお、各図中、同一符号は同一あるいは相当部分を示す
。
。
第１図はこの発明による技術が適用されたゲートアレイ
ＩＣのレイアウト構成を示す。
ＩＣのレイアウト構成を示す。
先ず、同図に示すゲートアレイＩＣには、任意の論理回
路網が構成される内部回路部７、周辺回踏部３、および
端子パッド部４が配設されている。
路網が構成される内部回路部７、周辺回踏部３、および
端子パッド部４が配設されている。
内部回路部７は半導体基板１の中央部に大きく割り振ら
れて配置されている。この内部回路部７には多数本の基
本セルアレイ５が配設されている。
れて配置されている。この内部回路部７には多数本の基
本セルアレイ５が配設されている。
各基本セルアレイ５は互いに平行に配設されている。こ
れとともＫ、各基本セルアレイ５の間にはそれぞれ所定
幅の配線領域７が設けられている。
れとともＫ、各基本セルアレイ５の間にはそれぞれ所定
幅の配線領域７が設けられている。
基本セルアレイ５は多数の基本セル６を一方向（図では
行方向）に配列したものである。各基本セル６内にはそ
れぞれ、論理ゲートを構成するための回路要素が半導体
下地の形であらかじめ形成されている。各基本セル６内
に形成される回路要素の種類と数およびその配置状態な
どはあらかじめ規格化されている。
行方向）に配列したものである。各基本セル６内にはそ
れぞれ、論理ゲートを構成するための回路要素が半導体
下地の形であらかじめ形成されている。各基本セル６内
に形成される回路要素の種類と数およびその配置状態な
どはあらかじめ規格化されている。
他方、上記内部回路部７を取り囲んで多数の周辺回路部
３が配置され、さらに各周辺回路部３の外側にはそれぞ
れポンディング用の端子パッド部４が配置されている。
３が配置され、さらに各周辺回路部３の外側にはそれぞ
れポンディング用の端子パッド部４が配置されている。
各周辺回路ｓ３にはそれぞれ、入力バッファ回路、出力
バッファ回路、あるいは入出力７２７７回路のいずれか
を任意に構成することができるだけの回路要素が半導体
下地の形であらかじめ形成されている。内部回路ｓ２０
入出力信号は、その周辺回路部３によって構成されたバ
ッファ回路および端子パッド部４を介して外部へ導出あ
るいは外部から導入される。
バッファ回路、あるいは入出力７２７７回路のいずれか
を任意に構成することができるだけの回路要素が半導体
下地の形であらかじめ形成されている。内部回路ｓ２０
入出力信号は、その周辺回路部３によって構成されたバ
ッファ回路および端子パッド部４を介して外部へ導出あ
るいは外部から導入される。
また、多数の端子パッド部４の中から電源用の端子パッ
ド部４Ａが任意に選ばれ、この電源用端子パッド部４Ａ
から電源引込配線８を通して内部回路部２への電源引込
が行われるようになっている。
ド部４Ａが任意に選ばれ、この電源用端子パッド部４Ａ
から電源引込配線８を通して内部回路部２への電源引込
が行われるようになっている。
ここで、電源用端子パッド部４Ａから内部回路部２への
電源引込配線８は、詳細は後述するが、上記周辺回路部
３の回路要素が形成された部分の表面絶縁膜上に布線さ
れる。
電源引込配線８は、詳細は後述するが、上記周辺回路部
３の回路要素が形成された部分の表面絶縁膜上に布線さ
れる。
第２図は上記電源用端子パッド部４Ａおよび周辺回路部
３の付近における断面状態を誇張拡大して示す。
３の付近における断面状態を誇張拡大して示す。
同図において、ゲートアレイＩＣは、ｐ−型シリコン半
導体基板１０を用いた半導体基板１に形成される。そし
て、周辺回路部３の領域には ｎ＊型埋込層（ｎ”ＢＬ
）、ｎ型つｚ／Ｌ’拡散層（ｎＷＥ Ｌ Ｌ ）１２、
ｐ型分離拡散層（ｐＩＳＯ）１３、ｐ型ウェル拡散層１
４などが選択的に形成されて、バイポーラ・トランジス
タやＭＯＳトランジスタなどの能動素子領域が形成され
ている。１５はｐ型ベース拡散層、１６はｎ中型エミッ
タ拡散層、１７はｎ中型コレクタ接続用拡散層、１８は
ｎ十型ソース・ドレイン拡散層、１９はゲート電極をそ
れぞれ示す。また、２０は酸化膜による表面絶縁膜を示
す。この表面絶縁膜２０上に上記電源引込Ａｌ配線８が
通されている。電源引込配線８は１゜層目のアルミニウ
ム配線によって形成され、その一端側は端子パッド部４
Ａに、その他端側はＶｃｃライン（２）に接続されてい
る。端子パッド部４ＡおよびＶＣＣライン（２）および
ＧＮＤライン（２）には、それぞれ２層目のアルミニウ
ム配線Ａ／２が使用されている。
導体基板１０を用いた半導体基板１に形成される。そし
て、周辺回路部３の領域には ｎ＊型埋込層（ｎ”ＢＬ
）、ｎ型つｚ／Ｌ’拡散層（ｎＷＥ Ｌ Ｌ ）１２、
ｐ型分離拡散層（ｐＩＳＯ）１３、ｐ型ウェル拡散層１
４などが選択的に形成されて、バイポーラ・トランジス
タやＭＯＳトランジスタなどの能動素子領域が形成され
ている。１５はｐ型ベース拡散層、１６はｎ中型エミッ
タ拡散層、１７はｎ中型コレクタ接続用拡散層、１８は
ｎ十型ソース・ドレイン拡散層、１９はゲート電極をそ
れぞれ示す。また、２０は酸化膜による表面絶縁膜を示
す。この表面絶縁膜２０上に上記電源引込Ａｌ配線８が
通されている。電源引込配線８は１゜層目のアルミニウ
ム配線によって形成され、その一端側は端子パッド部４
Ａに、その他端側はＶｃｃライン（２）に接続されてい
る。端子パッド部４ＡおよびＶＣＣライン（２）および
ＧＮＤライン（２）には、それぞれ２層目のアルミニウ
ム配線Ａ／２が使用されている。
以上説明したように、電源引込配線８を任意の位看に通
しても空スペースが生じない。
しても空スペースが生じない。
以上、本発明者によってなされた発明を実施例にもとづ
き具体的に説明したが、本発明は上記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。たとえば、上記電源
引込配線８下の周辺回路部３の回路要素を入出力バッフ
ァ以外に、たとえば電源ラインにｘｆして侵入する雑音
の防止用回路を構成するために利用してもよい。
き具体的に説明したが、本発明は上記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。たとえば、上記電源
引込配線８下の周辺回路部３の回路要素を入出力バッフ
ァ以外に、たとえば電源ラインにｘｆして侵入する雑音
の防止用回路を構成するために利用してもよい。
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるＢｉ−ＣＭＯ８型の
ゲートアレイＩＣに適用した場合について説明したが、
それに限定されるものではなく、たとえば、マイクロ・
プロセッサなどのランダム論理ＩＣなどにも適用できる
。
をその背景となった利用分野であるＢｉ−ＣＭＯ８型の
ゲートアレイＩＣに適用した場合について説明したが、
それに限定されるものではなく、たとえば、マイクロ・
プロセッサなどのランダム論理ＩＣなどにも適用できる
。
本願において開示される発明のうち代表的なものにより
て得られる効果を簡単に説明すれば、下記のとおりであ
る。
て得られる効果を簡単に説明すれば、下記のとおりであ
る。
すなわち、半導体集積回路装置において使用可能な周辺
回路部の数を減らすことなく、かつ無駄な空きスペース
をほとんど生じさせずに、電源引込の位置の自由度を高
めることができるようになる、という効果が得られる。
回路部の数を減らすことなく、かつ無駄な空きスペース
をほとんど生じさせずに、電源引込の位置の自由度を高
めることができるようになる、という効果が得られる。
第１図はこの発明による技術が適用されたゲートアレイ
ＩＣのレイアウト構成を示す平面図、第２図は第１図の
一部における動面状態を拡大して示す断面図、 ０４３図は、本発明前に出願人により開発され、検討さ
れたゲートアレイＩＣのレイアウト構成を示す平面図で
ある。 １・・・半褥体基板、３・・・周辺回路部、４・・・端
子パッド部、４Ａ・・・電源用に選択された端子パッド
部、５・・・基本セルアレイ、６・・・基本セル、７・
・・内部回路、８・・・電源引込配線、９・・・配線領
職、２０・・・表面絶縁膜（表面酸化膜）、２１・・・
層間絶縁膜、Ａｌｌ・・・１層目のアルミニウム配線、
Ａ７２・・・２層目のアルミニウム配線、Ｖｃｃ・・・
電源。 代理人 弁理士 ／ト 川 勝 男（、第 １
図
ＩＣのレイアウト構成を示す平面図、第２図は第１図の
一部における動面状態を拡大して示す断面図、 ０４３図は、本発明前に出願人により開発され、検討さ
れたゲートアレイＩＣのレイアウト構成を示す平面図で
ある。 １・・・半褥体基板、３・・・周辺回路部、４・・・端
子パッド部、４Ａ・・・電源用に選択された端子パッド
部、５・・・基本セルアレイ、６・・・基本セル、７・
・・内部回路、８・・・電源引込配線、９・・・配線領
職、２０・・・表面絶縁膜（表面酸化膜）、２１・・・
層間絶縁膜、Ａｌｌ・・・１層目のアルミニウム配線、
Ａ７２・・・２層目のアルミニウム配線、Ｖｃｃ・・・
電源。 代理人 弁理士 ／ト 川 勝 男（、第 １
図
Claims (1)
- １、半導体基板の中央部に配置された内部回路部を取り
囲んで多数の周辺回路部が配置され、さらにその周辺回
路部の外側に端子パッド部が配置された半導体集積回路
装置であつて、端子パッド部に接続され、表面絶縁膜上
に布線される電源引込配線布線可能領域下に上記周辺回
路部の回路要素が形成されていることを特徴とする半導
体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61065770A JPS62224043A (ja) | 1986-03-26 | 1986-03-26 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61065770A JPS62224043A (ja) | 1986-03-26 | 1986-03-26 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62224043A true JPS62224043A (ja) | 1987-10-02 |
Family
ID=13296590
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61065770A Pending JPS62224043A (ja) | 1986-03-26 | 1986-03-26 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62224043A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05218203A (ja) * | 1991-11-20 | 1993-08-27 | Nec Corp | 半導体集積回路装置 |
| US6703650B2 (en) | 2000-06-29 | 2004-03-09 | Seiko Epson Corporation | Semiconductor integrated circuit including a circuit protecting against static electricity |
-
1986
- 1986-03-26 JP JP61065770A patent/JPS62224043A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05218203A (ja) * | 1991-11-20 | 1993-08-27 | Nec Corp | 半導体集積回路装置 |
| US6703650B2 (en) | 2000-06-29 | 2004-03-09 | Seiko Epson Corporation | Semiconductor integrated circuit including a circuit protecting against static electricity |
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