JPS62224848A - 論理回路の切換回路 - Google Patents
論理回路の切換回路Info
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- JPS62224848A JPS62224848A JP6927886A JP6927886A JPS62224848A JP S62224848 A JPS62224848 A JP S62224848A JP 6927886 A JP6927886 A JP 6927886A JP 6927886 A JP6927886 A JP 6927886A JP S62224848 A JPS62224848 A JP S62224848A
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- JP
- Japan
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- circuit
- bus
- logic
- switching
- logic circuit
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- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4063—Device-to-bus coupling
- G06F13/4068—Electrical coupling
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は論理回路の切換回路に関し、特に二つの論理回
路の入出力信号を交互に切換えて伝達する論理回路の切
換回路に関する。
路の入出力信号を交互に切換えて伝達する論理回路の切
換回路に関する。
従来の論理回路の切換回路の一例を第２図に示す。
第１及び第２論理回路４，４ａの入出力端は、第１及び
第２の入出カポ−）３，３ａによりそれぞれ、切換回路
ｌからの第１及び第２の切換信号ｃｓ、ｃｓが選択状態
の論理値ゝゝ０“となったときに共通バス５と接続され
、非選択状態の論理値“ｌ”となったときに切り離され
る構成となっていた。
第２の入出カポ−）３，３ａによりそれぞれ、切換回路
ｌからの第１及び第２の切換信号ｃｓ、ｃｓが選択状態
の論理値ゝゝ０“となったときに共通バス５と接続され
、非選択状態の論理値“ｌ”となったときに切り離され
る構成となっていた。
この例の切換回路１は、チップ切換信号Ｃ８を入力し、
これを直接出力する第１の切換信号Ｃ８とインバータ１
１を介して出力する第２の切換信号Ｃ８とを得る回路構
成となっているので、チップ切換信号Ｃ８の論理値が１
“から９０“に変化したときに、先ず第１の論理回路４
が共通バス５と接続され、その後、インバータ１１の伝
搬時間だけ遅れて第２の論理回路４ａが共通バスから切
り離されるととＫなる。
これを直接出力する第１の切換信号Ｃ８とインバータ１
１を介して出力する第２の切換信号Ｃ８とを得る回路構
成となっているので、チップ切換信号Ｃ８の論理値が１
“から９０“に変化したときに、先ず第１の論理回路４
が共通バス５と接続され、その後、インバータ１１の伝
搬時間だけ遅れて第２の論理回路４ａが共通バスから切
り離されるととＫなる。
従って、第１の論理回路４が接続されてから第２の論理
回路４ａが切り離されるまでの期間は、第１及び第２の
論理回路４，４ａが同時に共通バス５と接続されている
状態となる。
回路４ａが切り離されるまでの期間は、第１及び第２の
論理回路４，４ａが同時に共通バス５と接続されている
状態となる。
上述した従来の論理回路の切換回路は、第１及び第２の
論理回路が同時に共通バスに接続される期間を持つ構成
となっているので、これら論理回路の入出力信号が交錯
したり、共通バスＫｉ！ａ信号が伝達されたりする可能
性があるという欠点がある。
論理回路が同時に共通バスに接続される期間を持つ構成
となっているので、これら論理回路の入出力信号が交錯
したり、共通バスＫｉ！ａ信号が伝達されたりする可能
性があるという欠点がある。
本発明の目的は、第１及び第２の論理回路が同時に共通
バスと接続されることを防止し、これら論理回路の入出
力信号が交錯したり、共通バスに誤信号が伝達されるこ
とのない論理回路の切換回路を提供することにある。
バスと接続されることを防止し、これら論理回路の入出
力信号が交錯したり、共通バスに誤信号が伝達されるこ
とのない論理回路の切換回路を提供することにある。
本発明の論理回路の切換回路は、チップ切換信号を入力
し選択、非選択の状態が互いに逆の関係を持つ第１及び
第２の切換信号を出力する切換回路と、前記第１及び第
２の切換信号をそれぞれ、前記選択から前記非選択へは
即動して切換え前記非選択から前記選択へは遅延して切
換え互いに同時選択状態を持たないように伝達する第１
及び第２の遅・速切検回路と、これら第１及び第２の遅
・速切検回路の出力により第１及び第２の論理回路と共
通バスとの間の信号を交互に切換えてそれぞれ伝達する
入出力ポートとを有している。
し選択、非選択の状態が互いに逆の関係を持つ第１及び
第２の切換信号を出力する切換回路と、前記第１及び第
２の切換信号をそれぞれ、前記選択から前記非選択へは
即動して切換え前記非選択から前記選択へは遅延して切
換え互いに同時選択状態を持たないように伝達する第１
及び第２の遅・速切検回路と、これら第１及び第２の遅
・速切検回路の出力により第１及び第２の論理回路と共
通バスとの間の信号を交互に切換えてそれぞれ伝達する
入出力ポートとを有している。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例を示す回路図である。
切換回路１は、チップ切換信号Ｃ８を入力し。
これを直接伝達する第１の切換信号Ｃ８とインバータ１
１を介して伝達する第２の切換信号Ｃ８とを出力する。
１を介して伝達する第２の切換信号Ｃ８とを出力する。
第１及び第２の遅・速切検回路２゜２ａは、それぞれ４
個のインバータ２３を持つ遅延回路２１とＮＡＮＤ回路
２２とを有しており。
個のインバータ２３を持つ遅延回路２１とＮＡＮＤ回路
２２とを有しており。
第１及び第２の切換信号ｃｓ、ｃｓをそれぞれ入力し、
選択状態の論理値ゝゝ０“から非選択状態の論理値ゝゝ
ｌ“へは即動し、１“からゝゝ０”へは遅延して切換え
、互いに同時に選択状態とならないように第１及び第２
の入出カポ−）３．３ａに伝達する。第１及び第２の入
出カポ−）３．３ａは、第１及び第２の論理回路４，４
ａと共通バス５との間の信号を交互に切換えてそれぞれ
伝達する。
選択状態の論理値ゝゝ０“から非選択状態の論理値ゝゝ
ｌ“へは即動し、１“からゝゝ０”へは遅延して切換え
、互いに同時に選択状態とならないように第１及び第２
の入出カポ−）３．３ａに伝達する。第１及び第２の入
出カポ−）３．３ａは、第１及び第２の論理回路４，４
ａと共通バス５との間の信号を交互に切換えてそれぞれ
伝達する。
次に、この実施例の動作について説明する。
チップ切換信号Ｃ８が論理値“１“から論理値ゝゝ０“
に変化した場合、先ず第１の遅・速切検回路２の出力が
ＮＡＮＤ回路１個分の遅延量でゝゝＯ“からゝゝ１“に
変化して第１の入出力ポート３を非選択状態にし、第１
の論理回路４が共通バス５から切り離される。
に変化した場合、先ず第１の遅・速切検回路２の出力が
ＮＡＮＤ回路１個分の遅延量でゝゝＯ“からゝゝ１“に
変化して第１の入出力ポート３を非選択状態にし、第１
の論理回路４が共通バス５から切り離される。
一方、インバータ１１を通った第２の切換信号Ｃ８は、
第２の遅・速切検回路２ａの遅延回路２１の４個のイン
バータ２３を通ってからＮＡＮＤ回路２２の一方の入力
に伝達され、直接伝達されたＮＡＮＤ回路２２の他方の
入力と共にＮＡＮＤ回路２２の出力を９０“にするので
、インバータ５個分とＮＡＮＤ回路１個分の遅延ｆＬを
持って第２の遅・速切検回路２ａの出力を“ｌ”から“
０“にして第２の人出カポ−）３ａを選択状態にし、第
２の論理回路４ａが共通バス５に接続される。
第２の遅・速切検回路２ａの遅延回路２１の４個のイン
バータ２３を通ってからＮＡＮＤ回路２２の一方の入力
に伝達され、直接伝達されたＮＡＮＤ回路２２の他方の
入力と共にＮＡＮＤ回路２２の出力を９０“にするので
、インバータ５個分とＮＡＮＤ回路１個分の遅延ｆＬを
持って第２の遅・速切検回路２ａの出力を“ｌ”から“
０“にして第２の人出カポ−）３ａを選択状態にし、第
２の論理回路４ａが共通バス５に接続される。
逆に、チップ切換信号Ｃ８が論理値″Ｏ“から論理値ゝ
ゝｌ“に変化した場合は、先ず、第２の論理回路４ａが
インバータ１個分とＮＡＮＤ回路１個分の遅延量で共通
バスから切り離され、次に、第１の論理回路４がインバ
ータ４個分とＮＡＮＤ回路１個分の遅延量を持って共通
バス５に接続される。
ゝｌ“に変化した場合は、先ず、第２の論理回路４ａが
インバータ１個分とＮＡＮＤ回路１個分の遅延量で共通
バスから切り離され、次に、第１の論理回路４がインバ
ータ４個分とＮＡＮＤ回路１個分の遅延量を持って共通
バス５に接続される。
即ち、一方の論理回路４又は４ａが共通バス５から切り
離されてから、チップ切換信号Ｃ８が。
離されてから、チップ切換信号Ｃ８が。
ゝゝｌ”からゝＯ“に変化した場合はインバータ５個分
、９０“からＶ″１“に変化した場合はインバータ３個
分の遅延時間を経過してから他方の論理回路４ａ又は４
が共通バス５に接続され、第１及び第２の論理回路４，
４ａが同時に共通バス５に接続されることを防止する。
、９０“からＶ″１“に変化した場合はインバータ３個
分の遅延時間を経過してから他方の論理回路４ａ又は４
が共通バス５に接続され、第１及び第２の論理回路４，
４ａが同時に共通バス５に接続されることを防止する。
なお、この例では、遅延回路２１を構成するインバータ
２３の数を４個としたが、「切り離し」から「接続」ま
での時間が確実に確保できれば、インバータ２３の数は
特に限定するものではない。
２３の数を４個としたが、「切り離し」から「接続」ま
での時間が確実に確保できれば、インバータ２３の数は
特に限定するものではない。
以上説明したように本発明は、チップ切換信号の論理値
が変化したときに、先ず、それまで接続されていた論理
回路を共通バスから切り離してその後に他方の論理回路
を共通バスに接続する構成とすることにより、これら二
つの論理回路が同時に共通バスに接続されることを防止
できるので。
が変化したときに、先ず、それまで接続されていた論理
回路を共通バスから切り離してその後に他方の論理回路
を共通バスに接続する構成とすることにより、これら二
つの論理回路が同時に共通バスに接続されることを防止
できるので。
これら論理回路の入出力信号が交錯したり、共通バスに
誤信号を伝達したりすることを防止できる効果がある。
誤信号を伝達したりすることを防止できる効果がある。
第１図は本発明の一実施例を示す回路図、第２図は従来
の論理回路の切換回路の一例を示す回路図である、１ １・°・・・・切換回路、２，２ａ・・・・・・遅・速
切挽回路、３．３ａ・・・・・・入出カポ−）、４，４
ａ・・・・・・論理回路、５・・・・・・共通ハス、１
１・・・・・・インバータ、２１・・・・・・遅延回路
、２２・・・・・・ＮＡＮＤ回路、２３・・・・・イン
バータ。
の論理回路の切換回路の一例を示す回路図である、１ １・°・・・・切換回路、２，２ａ・・・・・・遅・速
切挽回路、３．３ａ・・・・・・入出カポ−）、４，４
ａ・・・・・・論理回路、５・・・・・・共通ハス、１
１・・・・・・インバータ、２１・・・・・・遅延回路
、２２・・・・・・ＮＡＮＤ回路、２３・・・・・イン
バータ。
Claims (1)
- チップ切換信号を入力し選択、非選択の状態が互いに逆
の関係を持つ第１及び第２の切換信号を出力する切換回
路と、前記第１及び第２の切換信号をそれぞれ、前記選
択から前記非選択へは即動して切換え前記非選択から前
記選択へは遅延して切換え互いに同時選択状態を持たな
いように伝達する第１及び第２の遅・速切換回路と、こ
れら第１及び第２の遅・速切換回路の出力により第１及
び第２の論理回路と共通バスとの間の信号を交互に切換
えてそれぞれ伝達する入出力ポートとを有することを特
徴とする論理回路の切換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6927886A JPS62224848A (ja) | 1986-03-26 | 1986-03-26 | 論理回路の切換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6927886A JPS62224848A (ja) | 1986-03-26 | 1986-03-26 | 論理回路の切換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62224848A true JPS62224848A (ja) | 1987-10-02 |
Family
ID=13398014
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6927886A Pending JPS62224848A (ja) | 1986-03-26 | 1986-03-26 | 論理回路の切換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62224848A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009076548A (ja) * | 2007-09-19 | 2009-04-09 | Renesas Technology Corp | 半導体装置 |
| CN102692879A (zh) * | 2011-03-25 | 2012-09-26 | 炬力集成电路设计有限公司 | 一种一线控制电路及芯片 |
-
1986
- 1986-03-26 JP JP6927886A patent/JPS62224848A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009076548A (ja) * | 2007-09-19 | 2009-04-09 | Renesas Technology Corp | 半導体装置 |
| CN102692879A (zh) * | 2011-03-25 | 2012-09-26 | 炬力集成电路设计有限公司 | 一种一线控制电路及芯片 |
| CN102692879B (zh) * | 2011-03-25 | 2015-10-21 | 炬芯（珠海）科技有限公司 | 一种一线控制电路及芯片 |
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