JPH01217634A - 多入力の割込み回路 - Google Patents
多入力の割込み回路Info
- Publication number
- JPH01217634A JPH01217634A JP4500488A JP4500488A JPH01217634A JP H01217634 A JPH01217634 A JP H01217634A JP 4500488 A JP4500488 A JP 4500488A JP 4500488 A JP4500488 A JP 4500488A JP H01217634 A JPH01217634 A JP H01217634A
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- JP
- Japan
- Prior art keywords
- signal
- terminal
- input
- high level
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 206010048669 Terminal state Diseases 0.000 abstract description 4
- 238000003708 edge detection Methods 0.000 description 9
- 238000010586 diagram Methods 0.000 description 7
- 230000000630 rising effect Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は多入力の割込み回路に係シ、特に複数の割込み
入力端子のうち少なくとも１つの入力端子の状態変化を
検出することのできる多入力の割込み回路に関する。
入力端子のうち少なくとも１つの入力端子の状態変化を
検出することのできる多入力の割込み回路に関する。
従来のこの種の多入力の割込み回路は、端子のアクティ
ブレベルを１ビツト毎に指定することによって、各端子
がどの様な端子状態であっても、少なくとも１つの端子
がインアクティブレベルからアクティブレベルに変化し
たことを検出していた。
ブレベルを１ビツト毎に指定することによって、各端子
がどの様な端子状態であっても、少なくとも１つの端子
がインアクティブレベルからアクティブレベルに変化し
たことを検出していた。
第４図は従来の多入力の割込み回路を示すブロック図で
ある。
ある。
第４図において、端子Ａ、Ｂ、Ｃ，Ｄは、割込み信号の
入力端子である。インバータ３３１は端子Ａの入力を反
転して出力し、選択回路３２１は、端子Ａの入力とイン
バータ３３１の反転出力とを入力とし、一方を選択して
出力する。
入力端子である。インバータ３３１は端子Ａの入力を反
転して出力し、選択回路３２１は、端子Ａの入力とイン
バータ３３１の反転出力とを入力とし、一方を選択して
出力する。
インバータ３３２は端子Ｂの入力を反転して出力し、選
択回路３２２は、端子Ｂの入力とインバータ３３２の反
転出力とを入力とし、一方を選択して出力する。
択回路３２２は、端子Ｂの入力とインバータ３３２の反
転出力とを入力とし、一方を選択して出力する。
インバータ３３３は端子Ｃの入力を反転して出力し、選
択回路３２３は、端子Ｃの入力とインバータ３３３の反
転出力とを入力とし、一方を選択して出力する。
択回路３２３は、端子Ｃの入力とインバータ３３３の反
転出力とを入力とし、一方を選択して出力する。
インバータ３３４は端子りの入力を反転して出力し、選
択回路３２４は、端子りの入力とインバータ３３４の反
転出力とを入力とし、一方を選択して出力する。
択回路３２４は、端子りの入力とインバータ３３４の反
転出力とを入力とし、一方を選択して出力する。
オア回路３４０は、選択回路３２１ 、３２２ 、３２
３゜３２４の選択出力を入力し、論理和をとり、論理和
信号３４１を出力する４人力のオア回路である。
３゜３２４の選択出力を入力し、論理和をとり、論理和
信号３４１を出力する４人力のオア回路である。
エツジ検出回路３５０は、論理和信号３４１の立上がり
エツジを検出し、セット信号３５１を出力する。
エツジを検出し、セット信号３５１を出力する。
割込みフラグ３６０は、セット信号３５１によりて、１
１”にセットされる１ビツトの割込みフラグで、中央処
理部（図示しない）に割込みを知らせる。割込みフラグ
３６０は、中央処理部が割込み処理を開始するのと同時
にクリアされる。
１”にセットされる１ビツトの割込みフラグで、中央処
理部（図示しない）に割込みを知らせる。割込みフラグ
３６０は、中央処理部が割込み処理を開始するのと同時
にクリアされる。
レベル指定レジスタ３１０は、端子Ａ、Ｂ、Ｃ，Ｄに入
力される信号のインアクティブレベルを指定する４ビツ
トレジスタである。レベル指定レジスタ３１０は、内部
バス３７０を介して中央処理部が設定する。レベル指定
レジスタ３１０のビット０．１，２．３はそれぞれ端子
Ａ、Ｂ、Ｃ’、ＤＫＩ対１に対応している。レベル指定
レジスタ３１０はピッ） ０，１，２，３に記憶してい
るデータを選択信号３１１．３１２，３１３，３１４と
して出力する。
力される信号のインアクティブレベルを指定する４ビツ
トレジスタである。レベル指定レジスタ３１０は、内部
バス３７０を介して中央処理部が設定する。レベル指定
レジスタ３１０のビット０．１，２．３はそれぞれ端子
Ａ、Ｂ、Ｃ’、ＤＫＩ対１に対応している。レベル指定
レジスタ３１０はピッ） ０，１，２，３に記憶してい
るデータを選択信号３１１．３１２，３１３，３１４と
して出力する。
選択信号３１１は選択回路３２１の選択信号で、スイッ
チの切υ換えを行う。今選択信号３１１がハイレベルの
ときはインバータ３３１の反転信号を、ロウレベルのと
きは端子Ａの信号をそのまま選択する。
チの切υ換えを行う。今選択信号３１１がハイレベルの
ときはインバータ３３１の反転信号を、ロウレベルのと
きは端子Ａの信号をそのまま選択する。
選択信号３１２は選択回路３２２の選択信号で、選択信
号３１２がハイレベルのときはインバータ３３２の反転
信号を、ロウレベルのときは端子Ｂの信号を選択する。
号３１２がハイレベルのときはインバータ３３２の反転
信号を、ロウレベルのときは端子Ｂの信号を選択する。
選択信号３１３は選択回路３２３の選択信号で、選択信
号３１３がハイレベル゛ のときはインバータ３３３の
反転信号を、ロウレベルのときは端子Ｃの信号を選択す
る。選択信号３１４は選択回路３２４の選択信号で、選
択信号３１４がハイレベルのときはインバータ３３４の
反転信号を、ロウレベルのときは端子りの信号を選択す
る。
号３１３がハイレベル゛ のときはインバータ３３３の
反転信号を、ロウレベルのときは端子Ｃの信号を選択す
る。選択信号３１４は選択回路３２４の選択信号で、選
択信号３１４がハイレベルのときはインバータ３３４の
反転信号を、ロウレベルのときは端子りの信号を選択す
る。
次に従来例の動作について説明する
第５図は従来例における動作を示すタイムチャートで、
今フェイズｌで端子Ａはハイレベル、端子Ｂはロウレベ
ル、端子Ｃはロウレベル、端子りはハイレベルを保って
いる時、フェイズ■で端子Ｃがタイミングｔ１でロウレ
ベルカラハイレベル時、７エイズ■で端子りがタイミン
グｔ２でハイレベルカラロウレベル時、さらに７エイズ
■で端子Ｃがタイミングｔ３でハイレベルからロウレベ
ルに変化した時を示す。
今フェイズｌで端子Ａはハイレベル、端子Ｂはロウレベ
ル、端子Ｃはロウレベル、端子りはハイレベルを保って
いる時、フェイズ■で端子Ｃがタイミングｔ１でロウレ
ベルカラハイレベル時、７エイズ■で端子りがタイミン
グｔ２でハイレベルカラロウレベル時、さらに７エイズ
■で端子Ｃがタイミングｔ３でハイレベルからロウレベ
ルに変化した時を示す。
この様な場合は、レベル指定レジスタ３１０に中央処理
部によって２進数表記で’１００ＩＢ″を設定し、選択
信号３１１にハイレベル、選択信号３１２にロウレベル
、選択信号３１３にロウレベル、選択信号３１４にハイ
レベルを出力しておく（フェイズＩ）。
部によって２進数表記で’１００ＩＢ″を設定し、選択
信号３１１にハイレベル、選択信号３１２にロウレベル
、選択信号３１３にロウレベル、選択信号３１４にハイ
レベルを出力しておく（フェイズＩ）。
この様な状態においては、選択回路３２１はインバータ
３３１の反転信号を、選択回路３２２は端子Ｂの信号を
、選択回路３２３は端子Ｃの信号を、選択回路３２４は
、インバータ３３４の反転信号をそれぞれ選択している
ので、オア回路３４０の全ての入力はロウレベルとなシ
、論理和信号３４１はロウレベルである。ここで、タイ
ミングｔ１で端子Ｃがロウレベルからハイレベルに変化
した場合、選択回路３２３の出力はハイレベルになるた
め、論理和信号３４１はハイレベルになり、割込みフラ
グ３６０がセットされる。
３３１の反転信号を、選択回路３２２は端子Ｂの信号を
、選択回路３２３は端子Ｃの信号を、選択回路３２４は
、インバータ３３４の反転信号をそれぞれ選択している
ので、オア回路３４０の全ての入力はロウレベルとなシ
、論理和信号３４１はロウレベルである。ここで、タイ
ミングｔ１で端子Ｃがロウレベルからハイレベルに変化
した場合、選択回路３２３の出力はハイレベルになるた
め、論理和信号３４１はハイレベルになり、割込みフラ
グ３６０がセットされる。
次に、タイミングｔ２で端子りがハイレベルからロウレ
ベルに変化した時には、選択回路３２４の出力はハイレ
ベルとなるが、すでに端子Ｃはハイレベルであり、選択
回路３２３からハイレベルが出力されているので、論理
和信号３４１はハイレベルのままである。
ベルに変化した時には、選択回路３２４の出力はハイレ
ベルとなるが、すでに端子Ｃはハイレベルであり、選択
回路３２３からハイレベルが出力されているので、論理
和信号３４１はハイレベルのままである。
更に、タイミングｔ３で端子Ｃがハイレベルからロウレ
ベルに変化した時には、選択回路３２３の出力はハイレ
ベルとなるが、すでに端子りはロウレベルでおり、選択
回路３２４からノ・インペルが出力されているので、論
理和信号３４１はハイレベルのままである。つまり、タ
イミングｔ２、ｔ３での端子Ｃ，Ｄの変化を検出するこ
とはでき々かった。
ベルに変化した時には、選択回路３２３の出力はハイレ
ベルとなるが、すでに端子りはロウレベルでおり、選択
回路３２４からノ・インペルが出力されているので、論
理和信号３４１はハイレベルのままである。つまり、タ
イミングｔ２、ｔ３での端子Ｃ，Ｄの変化を検出するこ
とはでき々かった。
前述した従来の多入力の割込み回路は、端子のアクティ
ブレベルを１ビツト毎に指定する構成となっているため
に、指定されたレベルの変化しか検出できない。また、
すでに他の端子状態が変化している時に、次に端子入力
が変化した場合は、その変化を検出することができなか
った。
ブレベルを１ビツト毎に指定する構成となっているため
に、指定されたレベルの変化しか検出できない。また、
すでに他の端子状態が変化している時に、次に端子入力
が変化した場合は、その変化を検出することができなか
った。
本発明の目的は、前記欠点が解決され、各入力端子の状
態がいかなる状態であろうとも、少なくとも１つの入力
端子状態が変化したことを検出するようになした多入力
の割込み回路を提供することにある。
態がいかなる状態であろうとも、少なくとも１つの入力
端子状態が変化したことを検出するようになした多入力
の割込み回路を提供することにある。
本発明の多入力割込み回路の構成は、複数の割込入力端
子を有し、複数の入力端子の入力信号の排他的論理和に
より割込み信号を発生する排他的論理和手段を備え、少
なくとも１つの入力端子状態が変化したことを検出する
ようＫしたことを特徴とする。
子を有し、複数の入力端子の入力信号の排他的論理和に
より割込み信号を発生する排他的論理和手段を備え、少
なくとも１つの入力端子状態が変化したことを検出する
ようＫしたことを特徴とする。
次拠本発明について図面を参照して説明する。
第１図は、本発明の第１の実施例の多入力割込み回路の
ブロック図である。同図において、本実施例の多入力割
込み回路は、イクスクルーシブオア回路１１０が端子Ａ
、端子Ｂ、端子Ｃ２端子りの各入力信号を入力としする
４人力の排他的論理和回路であシ、排他的論理和信号１
１１を出力する。
ブロック図である。同図において、本実施例の多入力割
込み回路は、イクスクルーシブオア回路１１０が端子Ａ
、端子Ｂ、端子Ｃ２端子りの各入力信号を入力としする
４人力の排他的論理和回路であシ、排他的論理和信号１
１１を出力する。
排他的論理和回路の論理は、Ａ−Ｂ−Ｃ−Ｄ＋Ａ−Ｂ・
Ｃ・Ｄ＋ＡＱＢ番Ｃ・Ｄ＋Ａ−Ｂ＠Ｃ−Ｄであり、その
出力レベルは（Ａ＋Ｂ＋Ｃ＋Ｄ）ｍｏｄ２で示すことが
できるので、イクスクルーシプオア回路１１０は、端子
Ａ、Ｂ、Ｃ，Ｄの入力レベルに対応し、（Ａ＋Ｂ十Ｃ十
Ｄ）ｍｏｄ２が１＃の時ハイレベルを出力し、（Ａ十Ｂ
十Ｃ十Ｄ）ｍｏｄ２がｅ＋ Ｏｎの時ロウレベルを出力
する。
Ｃ・Ｄ＋ＡＱＢ番Ｃ・Ｄ＋Ａ−Ｂ＠Ｃ−Ｄであり、その
出力レベルは（Ａ＋Ｂ＋Ｃ＋Ｄ）ｍｏｄ２で示すことが
できるので、イクスクルーシプオア回路１１０は、端子
Ａ、Ｂ、Ｃ，Ｄの入力レベルに対応し、（Ａ＋Ｂ十Ｃ十
Ｄ）ｍｏｄ２が１＃の時ハイレベルを出力し、（Ａ十Ｂ
十Ｃ十Ｄ）ｍｏｄ２がｅ＋ Ｏｎの時ロウレベルを出力
する。
エツジ検出回路１２０は、排他的論理和信号１１１の立
ち下がり、立上がりの両方のエツジ変化を検出し、セッ
ト信号３５１を出力する両エツジ検出回路である。端子
Ａ、Ｂ、Ｃ，Ｄ、及び、割込みフラグ３６０は、従来例
に示すものと同様である。
ち下がり、立上がりの両方のエツジ変化を検出し、セッ
ト信号３５１を出力する両エツジ検出回路である。端子
Ａ、Ｂ、Ｃ，Ｄ、及び、割込みフラグ３６０は、従来例
に示すものと同様である。
次に、本実施例の動作について説明する。
第２図は本発明の第１の本実施例の動作を示すタイムチ
ャートで、同図において、端子人はハイレベル、ｍ子Ｂ
はロウレベル、端子Ｃはロウレベル、端子りはハイレベ
ルを保っている時に、タイミングｔｉで端子Ｃがロウレ
ベルからハイレベルに、次に、タイミングｔ２で端子り
がハイレベルカラロウレベルに、更【タイミングｔ３で
端子Ｃがハイレベルからロウレベルに変化した場合を示
している。
ャートで、同図において、端子人はハイレベル、ｍ子Ｂ
はロウレベル、端子Ｃはロウレベル、端子りはハイレベ
ルを保っている時に、タイミングｔｉで端子Ｃがロウレ
ベルからハイレベルに、次に、タイミングｔ２で端子り
がハイレベルカラロウレベルに、更【タイミングｔ３で
端子Ｃがハイレベルからロウレベルに変化した場合を示
している。
この様な場合、排他的論理和信号１１１は、ロウレベル
であるが、タイミングｔ１で端子Ｃがロウレベルからハ
イレベルに変化した場合、排他的論理和信号１１１けハ
イレベルとなり、エツジ検出回路１２０は、排他的論理
和信号１１１の立上がりエツジを検出してセット信号３
５１を出力し、割込みフラグ３６０をセットする。割込
フラグ３６０のセットにより、中央処理部が割込み処理
を実行開始すると、割込みフラグ３６０はクリアされる
。
であるが、タイミングｔ１で端子Ｃがロウレベルからハ
イレベルに変化した場合、排他的論理和信号１１１けハ
イレベルとなり、エツジ検出回路１２０は、排他的論理
和信号１１１の立上がりエツジを検出してセット信号３
５１を出力し、割込みフラグ３６０をセットする。割込
フラグ３６０のセットにより、中央処理部が割込み処理
を実行開始すると、割込みフラグ３６０はクリアされる
。
次に、タイミングｔ２で端子りがハイレベルからロウレ
ベルに変化した場合、排他的論理和信号１１１は、ロウ
レベルとなり、エツジ検出回路１２０は、排他的論理和
信号１１１の立ち下がシエッジを検出してセット信号３
５１を出力し、割込フラグ３６０をセットする。
ベルに変化した場合、排他的論理和信号１１１は、ロウ
レベルとなり、エツジ検出回路１２０は、排他的論理和
信号１１１の立ち下がシエッジを検出してセット信号３
５１を出力し、割込フラグ３６０をセットする。
更に、タイミングｔ３で端子Ｃがハイレベルからロウレ
ベルに変化した時には、排他的論理和信号１１１はハイ
レベルとなシ、エツジ検出回路１２０は、排他的論理和
信号１１１の立ち上がりエツジを検出してセット信号３
５１を出力し、割込み７ラグ３６０をセットする。
ベルに変化した時には、排他的論理和信号１１１はハイ
レベルとなシ、エツジ検出回路１２０は、排他的論理和
信号１１１の立ち上がりエツジを検出してセット信号３
５１を出力し、割込み７ラグ３６０をセットする。
以上のように、端子状態の変化を確実に検出できる。従
って、中央処理部では、割込みフラグ３６０の信号を利
用して、割込み処理が可能となる。
って、中央処理部では、割込みフラグ３６０の信号を利
用して、割込み処理が可能となる。
第３図は本発明の第２の実施例の多入力の割込み回路の
ブロック図で、同図において、本実施例は割込みとして
用いている端子Ａ、Ｂ、Ｃ，Ｄの入力レベルを中央処理
部が入力ボートとして読み込めるようにしている。第３
図において、イクスクルーシブオア回路１１０、エツジ
検出回路１２０は、前記第１の実施例に示すものと同様
であり、端子Ａ、Ｂ、Ｃ，Ｄ 、割込みフラグ３６０、
内部バス３７０は、従来例に示すものと同様であるので
、説明は省略する。入力バッファ２８０は、中央処理部
の出力する入力ストロープ信号２８１によって、端子Ａ
、Ｂ、Ｃ，Ｄの状態を内部バス３７０に出力する。
ブロック図で、同図において、本実施例は割込みとして
用いている端子Ａ、Ｂ、Ｃ，Ｄの入力レベルを中央処理
部が入力ボートとして読み込めるようにしている。第３
図において、イクスクルーシブオア回路１１０、エツジ
検出回路１２０は、前記第１の実施例に示すものと同様
であり、端子Ａ、Ｂ、Ｃ，Ｄ 、割込みフラグ３６０、
内部バス３７０は、従来例に示すものと同様であるので
、説明は省略する。入力バッファ２８０は、中央処理部
の出力する入力ストロープ信号２８１によって、端子Ａ
、Ｂ、Ｃ，Ｄの状態を内部バス３７０に出力する。
マイクロコンピュータの応用においては、端子入力状態
の変化による割込みの発生後、中央処理部が各端子状態
を読み取や、現在の端子状態により必要な処理を割込み
処理において行うことができる。この様に、入力バッフ
ァ２８０を設けることで、入力端子状態を読み込むこと
ができ、どの端子入力が変化したかを特定できる。
の変化による割込みの発生後、中央処理部が各端子状態
を読み取や、現在の端子状態により必要な処理を割込み
処理において行うことができる。この様に、入力バッフ
ァ２８０を設けることで、入力端子状態を読み込むこと
ができ、どの端子入力が変化したかを特定できる。
以上説明したとおシ、本発明は、複数の入力端子の入力
信号の排他的論理和により、割込み信号を発生する排他
的論理和手段を備えることにより、その他の複数の入力
端子の状態がいかなる状態であろうとも、少なくとも１
つの入力端子状態が変化したことを検出することができ
、また、特に入力バッファを設けた場合入力端子状態を
読み込むことができ、どの端子入力が変化したかを特定
できる効果がある。
信号の排他的論理和により、割込み信号を発生する排他
的論理和手段を備えることにより、その他の複数の入力
端子の状態がいかなる状態であろうとも、少なくとも１
つの入力端子状態が変化したことを検出することができ
、また、特に入力バッファを設けた場合入力端子状態を
読み込むことができ、どの端子入力が変化したかを特定
できる効果がある。
第１図は本発明の第１の実施例の多入力割込み回路のブ
ロック図、第２図は第１図の動作を示すタイム図、第３
図は本発明の第２の実施例の多入力割込み回路のブロッ
ク図、第４図は従来の多入力割込み回路のブロック図、
第５図は第４図の動作を示すタイムチャートである。 １１０・・・・・・イクスクルーシプオ７回路、１１１
・・・・・・排他的論理和信号、１２０・・・・・・エ
ツジ検出回路、２８０・・・・・・入力パクファ、２８
１・・・・・・入力ストローブ［号、３１０・・・・・
・レベル指定レジスタ、３１１．３１２，３１３，３１
４・・・・・・選択信号、３２１゜３２２．３２３，３
２４・・・・・・選択回路、３３１，３３２゜３３３．
３３４・・・・・・インバータ、３４０・・・・・・オ
ア回路、３４１・・・・・・論理和信号、３５０・・・
・・・エツジ検出回路、３５１・・・・・・セット信号
、３６０・・・・・・割込みフラグ、３７０・・・・・
・内部バス。 代理人 弁理士 内 原 音 第２図 Ａ／ ｆ２ ｉ−３ ζ ％
ロック図、第２図は第１図の動作を示すタイム図、第３
図は本発明の第２の実施例の多入力割込み回路のブロッ
ク図、第４図は従来の多入力割込み回路のブロック図、
第５図は第４図の動作を示すタイムチャートである。 １１０・・・・・・イクスクルーシプオ７回路、１１１
・・・・・・排他的論理和信号、１２０・・・・・・エ
ツジ検出回路、２８０・・・・・・入力パクファ、２８
１・・・・・・入力ストローブ［号、３１０・・・・・
・レベル指定レジスタ、３１１．３１２，３１３，３１
４・・・・・・選択信号、３２１゜３２２．３２３，３
２４・・・・・・選択回路、３３１，３３２゜３３３．
３３４・・・・・・インバータ、３４０・・・・・・オ
ア回路、３４１・・・・・・論理和信号、３５０・・・
・・・エツジ検出回路、３５１・・・・・・セット信号
、３６０・・・・・・割込みフラグ、３７０・・・・・
・内部バス。 代理人 弁理士 内 原 音 第２図 Ａ／ ｆ２ ｉ−３ ζ ％
Claims (1)
- 複数の割込入力端子を有し、前記複数の入力端子の入
力信号の排他的論理和により割込み信号を発生する排他
的論理和手段を備え、前記複数の入力端子の入力状態に
かかわらず、少なくとも１つの入力端子状態が変化した
ことを検出するようにしたことを特徴とする多入力の割
込み回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4500488A JPH01217634A (ja) | 1988-02-26 | 1988-02-26 | 多入力の割込み回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4500488A JPH01217634A (ja) | 1988-02-26 | 1988-02-26 | 多入力の割込み回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01217634A true JPH01217634A (ja) | 1989-08-31 |
Family
ID=12707241
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4500488A Pending JPH01217634A (ja) | 1988-02-26 | 1988-02-26 | 多入力の割込み回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01217634A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0472808A (ja) * | 1990-07-12 | 1992-03-06 | Nec Corp | 雑音除去回路 |
-
1988
- 1988-02-26 JP JP4500488A patent/JPH01217634A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0472808A (ja) * | 1990-07-12 | 1992-03-06 | Nec Corp | 雑音除去回路 |
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