JPS62226352A - Ｒａｓ付記憶装置 - Google Patents
Ｒａｓ付記憶装置Info
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- JPS62226352A JPS62226352A JP61071463A JP7146386A JPS62226352A JP S62226352 A JPS62226352 A JP S62226352A JP 61071463 A JP61071463 A JP 61071463A JP 7146386 A JP7146386 A JP 7146386A JP S62226352 A JPS62226352 A JP S62226352A
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- JP
- Japan
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- circuit
- storage section
- signal
- bit error
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- Pending
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- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、ＥＣＣ（Ｅｒｒｏｒ Ｃｏｒｒｅｃｔｉｎ
ｇ Ｃｏｄｅ ）付きのダイナミックリードオンリーメ
モリ（ＤＲＡＭ ’）を使用した記憶部を有するＲＡＳ
（Ｒｅ１ｉａｂｉｌｉｔｙ、Ａｖａｉｌａｂｉｌｉｔ
ｙ ｒＳｅｒｖｉｃｅａｂｉｌｉｔ）’）付記憶装置に
関するものである。
ｇ Ｃｏｄｅ ）付きのダイナミックリードオンリーメ
モリ（ＤＲＡＭ ’）を使用した記憶部を有するＲＡＳ
（Ｒｅ１ｉａｂｉｌｉｔｙ、Ａｖａｉｌａｂｉｌｉｔ
ｙ ｒＳｅｒｖｉｃｅａｂｉｌｉｔ）’）付記憶装置に
関するものである。
第２図は、例えば、インテル・マイクロシステムハンド
ブック（マイクロプロツセと周辺Ｖｏｌ、Ｉｆ）に示さ
れた従来の記憶装置の概要を示すブロック図である。
ブック（マイクロプロツセと周辺Ｖｏｌ、Ｉｆ）に示さ
れた従来の記憶装置の概要を示すブロック図である。
図において、１はパス、２はＤＲＡＭ素子記憶部（ＥＣ
Ｃ付き）、３はＥＣＣチェック回路、４は記憶部・ＥＣ
Ｃチェック回路制御部、５は入力データ線、６はチェッ
クビット入力データ線、７はＤＲＡＭ素子記憶部出力デ
ータ線、８はチェックビット出力データ線、９はＥＣＣ
チェック回路状態信号、１０はＥＣＣチェック回路制御
信号、１１はリード／ライ）（Ｒ／Ｗ）信号、１２は応
答信号、１３はアドレス、１４はＤＲＡＭ素子記憶アド
レス、１５は記憶部Ｒ／Ｗ信号である。
Ｃ付き）、３はＥＣＣチェック回路、４は記憶部・ＥＣ
Ｃチェック回路制御部、５は入力データ線、６はチェッ
クビット入力データ線、７はＤＲＡＭ素子記憶部出力デ
ータ線、８はチェックビット出力データ線、９はＥＣＣ
チェック回路状態信号、１０はＥＣＣチェック回路制御
信号、１１はリード／ライ）（Ｒ／Ｗ）信号、１２は応
答信号、１３はアドレス、１４はＤＲＡＭ素子記憶アド
レス、１５は記憶部Ｒ／Ｗ信号である。
また、第３図は第２図に示した記憶部・ＥＣＣチニック
回路制御部４の内部詳細動作説明図である。
回路制御部４の内部詳細動作説明図である。
図において、１６は１ビットエラー検出信号（ＥＣＣチ
ェック回路状態信号９の一部）、１７はリフレッシュ実
行状態信号、１８はＤＲＡＭ素子記憶部ライト信号（記
憶部Ｒ／Ｗ信号１５のライト信号であるｏ）、１９はメ
モリライト信号（Ｒ／Ｗ信号１１のライト信号である。
ェック回路状態信号９の一部）、１７はリフレッシュ実
行状態信号、１８はＤＲＡＭ素子記憶部ライト信号（記
憶部Ｒ／Ｗ信号１５のライト信号であるｏ）、１９はメ
モリライト信号（Ｒ／Ｗ信号１１のライト信号である。
）、２ｏは記憶装置動作サイクル制御回路、２１．２１
−ａはアンド回路、２２゜２２−ａはオア回路、２３は
メモリリード信号（Ｒ／Ｗのリード信号１１である。）
で−ある。
−ａはアンド回路、２２゜２２−ａはオア回路、２３は
メモリリード信号（Ｒ／Ｗのリード信号１１である。）
で−ある。
次に動作について説明する。まず、パス１よシＲ／Ｗ信
号１１のうちのリード信号によってＤＲＡＭ素子記憶部
２のデータを読み出す。
号１１のうちのリード信号によってＤＲＡＭ素子記憶部
２のデータを読み出す。
前記、リード信号とアドレス１３とを記憶部・’ Ｅ
ＣＣチェック回路制御部４（インテル、ＤＲＡＭコント
ローラ８２０７相当）Ｋ入力すると記憶部−ＥＣＣチェ
ック回路制御部４が、記憶部Ｒ／Ｗ信号１５とＤＲＡＭ
素子記憶部アドレス１４をＤＲＡＭ素子記憶部（ＥＣＣ
付）２に送信する。この動作によってＥＣＣチェック回
路３にはＤＲＡＭ素子記憶部出力データ線７及びチェッ
クビット（ＥＣＣピット）出力データ線８に該当するア
ドレスのデータが出力される。そしてＥＣＣチェック回
路３（インテルＥｒｒｏｒＤｅｔｅｃｔｉｏｎ Ａｎｄ
Ｃｏｒｒｅｃｔｉｏｎ ｕｎｉｔ ８２０６相当）は
、チェックピットによって入力データの誤シ検出を行う
。
ＣＣチェック回路制御部４（インテル、ＤＲＡＭコント
ローラ８２０７相当）Ｋ入力すると記憶部−ＥＣＣチェ
ック回路制御部４が、記憶部Ｒ／Ｗ信号１５とＤＲＡＭ
素子記憶部アドレス１４をＤＲＡＭ素子記憶部（ＥＣＣ
付）２に送信する。この動作によってＥＣＣチェック回
路３にはＤＲＡＭ素子記憶部出力データ線７及びチェッ
クビット（ＥＣＣピット）出力データ線８に該当するア
ドレスのデータが出力される。そしてＥＣＣチェック回
路３（インテルＥｒｒｏｒＤｅｔｅｃｔｉｏｎ Ａｎｄ
Ｃｏｒｒｅｃｔｉｏｎ ｕｎｉｔ ８２０６相当）は
、チェックピットによって入力データの誤シ検出を行う
。
ここで、もし、１ビットエラーがられば、Ｅｃｃチェッ
ク回路状態イｄ号９が記憶部・ＥＣＣチェック回路制御
部４に送信され、１ビットエ乏−を修正してデータと応
答信号１２とをバス１へ出方する。
ク回路状態イｄ号９が記憶部・ＥＣＣチェック回路制御
部４に送信され、１ビットエ乏−を修正してデータと応
答信号１２とをバス１へ出方する。
記憶部・ＥＣＣチェック回路制御部４は、Ｅｃｃチェッ
ク回路制御信号１０をＥＣＣチェック回路３に出力しそ
の後該ＥＣＣチェック回路３は、修正データのチェック
ビットを生成し、それをチェックピット入力データ線６
に出力する。また、記憶部・ＥＣＣチェック回路制御部
４は、入力データ線５に存在する修正データとチェック
ピット入力データ線６上に存在するチェックピットデー
タをＤＲＡＭ素子記憶部２の該当アドレスに書込むため
のライト信号１５を出力する。このようにして、記憶装
置は、書込みが終了した時点で動作が終わる。
ク回路制御信号１０をＥＣＣチェック回路３に出力しそ
の後該ＥＣＣチェック回路３は、修正データのチェック
ビットを生成し、それをチェックピット入力データ線６
に出力する。また、記憶部・ＥＣＣチェック回路制御部
４は、入力データ線５に存在する修正データとチェック
ピット入力データ線６上に存在するチェックピットデー
タをＤＲＡＭ素子記憶部２の該当アドレスに書込むため
のライト信号１５を出力する。このようにして、記憶装
置は、書込みが終了した時点で動作が終わる。
１ビットエラーが存在しない場合は、パス１ヘデータを
出力する。
出力する。
又、上述の如＜ＤＲＡＭ素子記憶部２はＤＲＡＭ素子を
記憶部に使用しているために、リフレッシュを行う必要
がある。リフレッシュは、記憶部のデータが消滅しない
ようにするためのものである。
記憶部に使用しているために、リフレッシュを行う必要
がある。リフレッシュは、記憶部のデータが消滅しない
ようにするためのものである。
記憶部のりフレッシュサイクルは、行アドレス（ＲＡＳ
）、列アドレス（ＣＡＳ）を出方して行う。従って、記
憶部のリード動作ができる。よって、リフレッシュサイ
クルで全領域をリードするのに、数十秒の時間を必要と
する。当然、リード時１ビットエラーが生じた場合は、
データの修正を行うと伴に再書込みを行う。
）、列アドレス（ＣＡＳ）を出方して行う。従って、記
憶部のリード動作ができる。よって、リフレッシュサイ
クルで全領域をリードするのに、数十秒の時間を必要と
する。当然、リード時１ビットエラーが生じた場合は、
データの修正を行うと伴に再書込みを行う。
次に、この１ビツトエラ一時のライト信号発生論理につ
いての動作を説明する。ＤＲＡＭ素子のリフレッシュ実
行時は、リフレッシュ実行状態信号１７と１ビットエラ
ー検出信号１６とをアンド回路２１に入力し、有意なら
（１ビットエラー検出時）アンド回路２１の出力信号が
オア回路２２゜２２−ａに入力されて、ＤＲＡＭ素子記
憶部ライト信号１８を発生すると共に記憶装置動作サイ
クル制御回路２０によって内部サイクルが長く引き伸ば
される。
いての動作を説明する。ＤＲＡＭ素子のリフレッシュ実
行時は、リフレッシュ実行状態信号１７と１ビットエラ
ー検出信号１６とをアンド回路２１に入力し、有意なら
（１ビットエラー検出時）アンド回路２１の出力信号が
オア回路２２゜２２−ａに入力されて、ＤＲＡＭ素子記
憶部ライト信号１８を発生すると共に記憶装置動作サイ
クル制御回路２０によって内部サイクルが長く引き伸ば
される。
又リード時に、メそリリード信号２３と１ビットエラー
検出信号１６をアンド回路２１−ａに入力する。その出
力は、１ビットエラー発生時有意になシ、オア回路２２
．２２−ａに入力されて、ＤＲＡＭ素子記憶部書込み信
号１８を発生すると共に、記憶装置動作サイクル制御回
路２ｏが動作して内部サイクルが長くなる。
検出信号１６をアンド回路２１−ａに入力する。その出
力は、１ビットエラー発生時有意になシ、オア回路２２
．２２−ａに入力されて、ＤＲＡＭ素子記憶部書込み信
号１８を発生すると共に、記憶装置動作サイクル制御回
路２ｏが動作して内部サイクルが長くなる。
ライト時は、メモリライト信号１９がオア回路２２に入
力されて、ＤＲＡＭ素子記憶部ライト信号１８を発生す
る。
力されて、ＤＲＡＭ素子記憶部ライト信号１８を発生す
る。
従来のＲＡＳ付記憶装置は以上のように構成されている
ので、記憶部連続リードを実行した場合に１ビットエラ
ーが生じていると、データを修正してから再書込みを行
うようＫしているために記憶装置の処理スピードがおそ
くなるばかりか、再書込み動作のために制御論理が複雑
になる等の問題点があった。
ので、記憶部連続リードを実行した場合に１ビットエラ
ーが生じていると、データを修正してから再書込みを行
うようＫしているために記憶装置の処理スピードがおそ
くなるばかりか、再書込み動作のために制御論理が複雑
になる等の問題点があった。
この発明は上記のような問題点を解決するためになされ
たもので、リード動作時に１ビットエラーが生じてもデ
ータの修正だけを行うようにしたので連続動作の処理ス
ピードが向上するとともに、再書込みのための論理を削
除するようにし九九めハードウェア量が削減できるＲＡ
Ｓ付記憶装置を得ることを目的とする。
たもので、リード動作時に１ビットエラーが生じてもデ
ータの修正だけを行うようにしたので連続動作の処理ス
ピードが向上するとともに、再書込みのための論理を削
除するようにし九九めハードウェア量が削減できるＲＡ
Ｓ付記憶装置を得ることを目的とする。
この発明に係るＲＡＳ付記憶装置は、リード動作時に、
１ビットエラーが生じた場合には再書込みを止めリフレ
ッシュ時の１ビットエラーについてのみ再書込みを行な
うようにしたものである。
１ビットエラーが生じた場合には再書込みを止めリフレ
ッシュ時の１ビットエラーについてのみ再書込みを行な
うようにしたものである。
この発明におけるｆｔＡｓ付記憶装置は、リード動作時
に１とットエラーが生じた場合、再書込みを止めるよう
に制御することによシ記憶装置の処理スピードを向上さ
せる。
に１とットエラーが生じた場合、再書込みを止めるよう
に制御することによシ記憶装置の処理スピードを向上さ
せる。
以下、この発明の一実施例を図について説明する。図中
、第３図と同一の部分は同一の符号をもって図示した第
１図において、２１−ｂはアンド回路、２２−ｂはオア
回路である。
、第３図と同一の部分は同一の符号をもって図示した第
１図において、２１−ｂはアンド回路、２２−ｂはオア
回路である。
次に動作について説明する。まず、本発明の動作は、第
３図の従来技術で説明した中で、リード時に１ビットエ
ラーが、ＥＣＣチェック回路３で検出されると、１ビッ
トエラーのデータ修正を行うが、この修正データを再書
込みしないようにした事を特徴としている。その他の動
作は、従来技術と同一である。
３図の従来技術で説明した中で、リード時に１ビットエ
ラーが、ＥＣＣチェック回路３で検出されると、１ビッ
トエラーのデータ修正を行うが、この修正データを再書
込みしないようにした事を特徴としている。その他の動
作は、従来技術と同一である。
すなわち、リフレッシュサイクル時に、リフレッシュ実
行状態信号１７と１ビットエ２−検出信号１６をアンド
回路２１−ｂに入力し、１ビットエラーが発生し危場合
には出力信号が有意になシ記憶装置動作サイクル制御回
路２０及びオア回路２２−ｂに入力される。そして記憶
装置動作サイクル制御回路２０が動作して、修正データ
を書込むための内部サイクルを長くする。又、オア回路
２２−ｂは、修正データを書込むためＫＤＲＡＭ素子記
憶部ライト信号１８を出力する。又、ライト時、メモリ
ライト信号１９がオア回路２２−ｂに入力されてＤＲＡ
Ｍ素子記憶部ライト信号１８を出力する０尚、本発明は
、ＤＲＡＭ素子を使用した場合にリフレッシュを行うこ
とが必須となることに着目し、リフレッシュサイクル時
に記憶部に、行アドレス（ＲＡＳ）及び列アドレス（Ｃ
ＡＳ ’）を出力して該当アドレスに対するリード動作
を行うようにしている。
行状態信号１７と１ビットエ２−検出信号１６をアンド
回路２１−ｂに入力し、１ビットエラーが発生し危場合
には出力信号が有意になシ記憶装置動作サイクル制御回
路２０及びオア回路２２−ｂに入力される。そして記憶
装置動作サイクル制御回路２０が動作して、修正データ
を書込むための内部サイクルを長くする。又、オア回路
２２−ｂは、修正データを書込むためＫＤＲＡＭ素子記
憶部ライト信号１８を出力する。又、ライト時、メモリ
ライト信号１９がオア回路２２−ｂに入力されてＤＲＡ
Ｍ素子記憶部ライト信号１８を出力する０尚、本発明は
、ＤＲＡＭ素子を使用した場合にリフレッシュを行うこ
とが必須となることに着目し、リフレッシュサイクル時
に記憶部に、行アドレス（ＲＡＳ）及び列アドレス（Ｃ
ＡＳ ’）を出力して該当アドレスに対するリード動作
を行うようにしている。
従ってリフレッシュによる記憶部の全領域のリード動作
は、数十秒で実行できる。このリフレッシュサイクル時
に、リード動作による１ビットエラーが生じた場合には
、該当データを修正して読み出したアドレスに再書込み
を行う。
は、数十秒で実行できる。このリフレッシュサイクル時
に、リード動作による１ビットエラーが生じた場合には
、該当データを修正して読み出したアドレスに再書込み
を行う。
以上の動作により、数十枕内には、１ビットエラーの記
憶部の修正が可能となる。ところで、ＥＣＣビットの付
加の目的は、メモリ素子のソフトエラ一対策が主である
。現在、メ七り素子１個当りのソフトエラー率は、約５
５０Ｆｉｔ程度（２５６Ｋ ＤＲＡＭ）であＪｊ）、１
００個使用しても、約２年に１同種度で１ビットエラー
が起こることになる。起こる時期は、２年の中の任意の
時期に起こる。
憶部の修正が可能となる。ところで、ＥＣＣビットの付
加の目的は、メモリ素子のソフトエラ一対策が主である
。現在、メ七り素子１個当りのソフトエラー率は、約５
５０Ｆｉｔ程度（２５６Ｋ ＤＲＡＭ）であＪｊ）、１
００個使用しても、約２年に１同種度で１ビットエラー
が起こることになる。起こる時期は、２年の中の任意の
時期に起こる。
故に、素子の性能向上に伴ないリフレッシュサイクルに
於いてのみ１ビットエラーの検知ならびにデータを修正
して再書込みをすれば良いと考えられる。
於いてのみ１ビットエラーの検知ならびにデータを修正
して再書込みをすれば良いと考えられる。
尚、この発明においては、記憶部を複数の領域に分けた
場合についても同様の効果を奏することは言うまでもな
い。
場合についても同様の効果を奏することは言うまでもな
い。
すなわち、リフレッシュサイクル時に、１つの領域をリ
ードし、他の領域をＲＡＳオンリーリフレッシュする記
憶装置に於いても同様の効果があることは言うまでもな
い。
ードし、他の領域をＲＡＳオンリーリフレッシュする記
憶装置に於いても同様の効果があることは言うまでもな
い。
以上のように、この発明によれば、リード動作時に１ビ
ットエラー発生時にも再書込みをしないように制御する
ので、記憶装置の処理スピードを落さず、かつ、ハード
ウェアを削減することができるので記憶装置が安価に構
成できるという効果がある。
ットエラー発生時にも再書込みをしないように制御する
ので、記憶装置の処理スピードを落さず、かつ、ハード
ウェアを削減することができるので記憶装置が安価に構
成できるという効果がある。
第１図はこの発明の一実施例を示す記憶部、ＥＣＣチェ
ック回路制御部の構成図、第２図は従来の記憶装置の概
要を示すブロック図、第３図は第１図の記憶部・ＥＣＣ
チェック回路制御部の構成図である。 図において、２はＤＲＡＭ素子記憶部、３はＥＣＣチェ
ック回路、４は記憶部・ＥＣＣチェック回路制御部、１
８はＤＲＡＭ素子記憶部ライト信号、１９はメモリライ
ト信号、２０は記憶装置動作サイクル制御回路、２１−
ｂはアンド回路、２２−ｂはオア回路である。 特許出願人 三菱電機株式会社 代理人 弁理士 １） 澤 博 昭（外２名） 第１図 手続補正書（自発） ３、補正をする者 代表者 志岐守哉 ４、代 理 人 郵便番号 １０５住 所
東京都港区西新橋１丁目４番１０号５、補正の対象 （１）明細書の特許請求の範１ｆｔの個６、補正の内容 （１）別紙の通り特許請求の範囲を補正する。 （２）明細書第９頁第５行目の「記憶部に、」とあるの
ケ「記憶部（記憶容量：２メガノ（イト）に、」と補正
する。 ７、添付書類の目録 補正後の特許請求の範囲を記載した書面 １通以上 補正後の特許請求の範囲 ＥＣＣチェック回路付のＤ）ｔＡＭ累子配子記憶部する
ＲＡＳ付記憶装置において、前記Ｄ ）ｔＡＭ素子記憶
部のリフレッシュ時にリード動作を伴うリフレッシュ実
行状態信号ｒ前記ＥＣＣチェック回路からの１ビットエ
ラー検出侶号と共に記憶部・ＥＣＣチェック回路制御部
の記憶装置動作サイクル制御回路にアンド回路を介して
入力し、該ＥＣＣチェック回路の機能によってＤ）ＬＡ
Ｍ素子記憶部出力データに１ビットエラーが検出された
時には該ＤＲＡＭ素子記憶部の該当アドレスに修正デー
タの再書込み七行い、かつ、前配りフレッシュ以外のリ
ード動作時は該ＤＲＡＭ素子記憶部の１ビットエラーの
修正のみｉｇｃｃチェック回路制御信号とリード信号に
よって実行するようにしたことｔ特徴とするＲＡＳ付記
憶装置。
ック回路制御部の構成図、第２図は従来の記憶装置の概
要を示すブロック図、第３図は第１図の記憶部・ＥＣＣ
チェック回路制御部の構成図である。 図において、２はＤＲＡＭ素子記憶部、３はＥＣＣチェ
ック回路、４は記憶部・ＥＣＣチェック回路制御部、１
８はＤＲＡＭ素子記憶部ライト信号、１９はメモリライ
ト信号、２０は記憶装置動作サイクル制御回路、２１−
ｂはアンド回路、２２−ｂはオア回路である。 特許出願人 三菱電機株式会社 代理人 弁理士 １） 澤 博 昭（外２名） 第１図 手続補正書（自発） ３、補正をする者 代表者 志岐守哉 ４、代 理 人 郵便番号 １０５住 所
東京都港区西新橋１丁目４番１０号５、補正の対象 （１）明細書の特許請求の範１ｆｔの個６、補正の内容 （１）別紙の通り特許請求の範囲を補正する。 （２）明細書第９頁第５行目の「記憶部に、」とあるの
ケ「記憶部（記憶容量：２メガノ（イト）に、」と補正
する。 ７、添付書類の目録 補正後の特許請求の範囲を記載した書面 １通以上 補正後の特許請求の範囲 ＥＣＣチェック回路付のＤ）ｔＡＭ累子配子記憶部する
ＲＡＳ付記憶装置において、前記Ｄ ）ｔＡＭ素子記憶
部のリフレッシュ時にリード動作を伴うリフレッシュ実
行状態信号ｒ前記ＥＣＣチェック回路からの１ビットエ
ラー検出侶号と共に記憶部・ＥＣＣチェック回路制御部
の記憶装置動作サイクル制御回路にアンド回路を介して
入力し、該ＥＣＣチェック回路の機能によってＤ）ＬＡ
Ｍ素子記憶部出力データに１ビットエラーが検出された
時には該ＤＲＡＭ素子記憶部の該当アドレスに修正デー
タの再書込み七行い、かつ、前配りフレッシュ以外のリ
ード動作時は該ＤＲＡＭ素子記憶部の１ビットエラーの
修正のみｉｇｃｃチェック回路制御信号とリード信号に
よって実行するようにしたことｔ特徴とするＲＡＳ付記
憶装置。
Claims (1)
- ＥＣＣチェック回路付のＤＲＡＭ素子記憶部を有するＲ
ＡＳ付記憶装置において、前記ＤＲＡＭ素子記憶部のリ
フレッシュ時にリード動作を伴うリフレッシュ実行状態
信号を前記ＥＣＣチェック回路からの１ビットエラー検
出信号と共に記憶部・ＥＣＣチェック回路制御部の記憶
装置動作サイクル制御回路にアンド回路を介して入力し
、該ＥＣＣチェック回路の機能によつてＤＲＡＭ素子記
憶部出力データに１ビットエラーが検出された時には該
ＤＲＡＭ素子記憶部の該当アドレスに修正データの再書
込みを行い、かつ、前記リフレッシュ以外のリード動作
時は該ＤＲＡＭ素子記憶部の１ビットエラーの修正のみ
をＤＲＡＭ素子記憶ライト信号によつて実行するように
したことを特徴とするＲＡＳ付記憶装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61071463A JPS62226352A (ja) | 1986-03-28 | 1986-03-28 | Ｒａｓ付記憶装置 |
| US06/945,530 US4794597A (en) | 1986-03-28 | 1986-12-23 | Memory device equipped with a RAS circuit |
| DE19873702006 DE3702006A1 (de) | 1986-03-28 | 1987-01-23 | Speichervorrichtung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61071463A JPS62226352A (ja) | 1986-03-28 | 1986-03-28 | Ｒａｓ付記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62226352A true JPS62226352A (ja) | 1987-10-05 |
Family
ID=13461307
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61071463A Pending JPS62226352A (ja) | 1986-03-28 | 1986-03-28 | Ｒａｓ付記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62226352A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0224752A (ja) * | 1988-06-15 | 1990-01-26 | Internatl Business Mach Corp <Ibm> | スマート・メモリ・カード |
-
1986
- 1986-03-28 JP JP61071463A patent/JPS62226352A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0224752A (ja) * | 1988-06-15 | 1990-01-26 | Internatl Business Mach Corp <Ibm> | スマート・メモリ・カード |
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