JPH10177800A - エラー訂正ダイナミック・メモリ及びそのエラー訂正方法 - Google Patents
エラー訂正ダイナミック・メモリ及びそのエラー訂正方法Info
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- JPH10177800A JPH10177800A JP9325117A JP32511797A JPH10177800A JP H10177800 A JPH10177800 A JP H10177800A JP 9325117 A JP9325117 A JP 9325117A JP 32511797 A JP32511797 A JP 32511797A JP H10177800 A JPH10177800 A JP H10177800A
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- Techniques For Improving Reliability Of Storages (AREA)
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Abstract
(57)【要約】
【課題】 アクセス遅延を発生しないようにリフレッシ
ュ中にエラー訂正を実行する回路を備えたダイナミック
・メモリ、及びそのようなエラー訂正の方法を提供す
る。 【解決手段】 リフレッシュ、バースト読み出しの第２
の（又は連続する）読み出し、又は書き戻し動作の際
に、データ・ビット及びチェック・ビットに加えて、エ
ラー訂正符号廃棄ビットを付加しておき、エラー訂正
（１１０）はこれらのビットをチェックすることにより
実行する。
ュ中にエラー訂正を実行する回路を備えたダイナミック
・メモリ、及びそのようなエラー訂正の方法を提供す
る。 【解決手段】 リフレッシュ、バースト読み出しの第２
の（又は連続する）読み出し、又は書き戻し動作の際
に、データ・ビット及びチェック・ビットに加えて、エ
ラー訂正符号廃棄ビットを付加しておき、エラー訂正
（１１０）はこれらのビットをチェックすることにより
実行する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体デバイス及
びそのエラー訂正方法に関し、特にエラー訂正回路を有
する半導体メモリ及びそのエラー訂正方法に関する。
びそのエラー訂正方法に関し、特にエラー訂正回路を有
する半導体メモリ及びそのエラー訂正方法に関する。
【０００２】
【従来の技術】ダイナミック・ランダム・アクセス・メ
モリ（ＤＲＡＭ）は、典型的には、ビットをコンデンサ
に電荷として蓄積し、かつ電界効果トランジスタを介し
て前記コンデンサをアクセスしている。これは、アクセ
ス・トランジスタのコンデンサ側接合を貫通する放射性
原子粒子により発生した電荷によるソフト・エラーに、
このようなメモリ・セルをさらすものである。
モリ（ＤＲＡＭ）は、典型的には、ビットをコンデンサ
に電荷として蓄積し、かつ電界効果トランジスタを介し
て前記コンデンサをアクセスしている。これは、アクセ
ス・トランジスタのコンデンサ側接合を貫通する放射性
原子粒子により発生した電荷によるソフト・エラーに、
このようなメモリ・セルをさらすものである。
【０００３】
【発明が解決しようとする課題】ソフト・エラー訂正に
対しては種々のアプローチが試みられていた。例えば、
フルタニ（Ｆｕｒｕｔａｎｉ）ほかによる「ＤＲＡＭ用
ハミング符号組み込みＥＣＣ回路（Ａ Ｂｕｉｌｔ−Ｉ
ｎ Ｈａｍｍｉｎｇ Ｃｏｄｅ ＥＣＣ Ｃｉｒｃｕｉ
ｔ ｆｏｒ ＤＲＡＭ’ｓ）」、２４ＩＥＥＥ ＪＳＳ
Ｃ ５０（１９８９）、及びカルテル（Ｋａｌｔｒ）ほ
かによる「１０ｎｓデータ速度及びオン・チップＥＣＣ
を有する５０ｎｓ １６Ｍｂ ＤＲＡＭ（Ａ ５０−ｎ
ｓ １６−Ｍｂ ＤＲＡＭ ｗｉｔｈ ａ １０−ｎｓ
Ｄａｔａ Ｒａｔｅ ａｎｄ Ｏｎ−Ｃｈｉｐ ＥＣ
Ｃ）」、２５ ＩＥＥＥ ＪＳＳＣ １１１８（１９９
０）は、読み出し動作、及び（読み出しに書き戻しが続
く）リフレッシュ動作によるエラー訂正用の付加的なエ
ラー訂正回路を有するＤＲＡＭを説明している。このエ
ラー訂正は、ソフト・エラーを補正するが、しかしエラ
ー訂正回路の遅延のためにＤＲＡＭのアクセス時間を遅
いものにする。
対しては種々のアプローチが試みられていた。例えば、
フルタニ（Ｆｕｒｕｔａｎｉ）ほかによる「ＤＲＡＭ用
ハミング符号組み込みＥＣＣ回路（Ａ Ｂｕｉｌｔ−Ｉ
ｎ Ｈａｍｍｉｎｇ Ｃｏｄｅ ＥＣＣ Ｃｉｒｃｕｉ
ｔ ｆｏｒ ＤＲＡＭ’ｓ）」、２４ＩＥＥＥ ＪＳＳ
Ｃ ５０（１９８９）、及びカルテル（Ｋａｌｔｒ）ほ
かによる「１０ｎｓデータ速度及びオン・チップＥＣＣ
を有する５０ｎｓ １６Ｍｂ ＤＲＡＭ（Ａ ５０−ｎ
ｓ １６−Ｍｂ ＤＲＡＭ ｗｉｔｈ ａ １０−ｎｓ
Ｄａｔａ Ｒａｔｅ ａｎｄ Ｏｎ−Ｃｈｉｐ ＥＣ
Ｃ）」、２５ ＩＥＥＥ ＪＳＳＣ １１１８（１９９
０）は、読み出し動作、及び（読み出しに書き戻しが続
く）リフレッシュ動作によるエラー訂正用の付加的なエ
ラー訂正回路を有するＤＲＡＭを説明している。このエ
ラー訂正は、ソフト・エラーを補正するが、しかしエラ
ー訂正回路の遅延のためにＤＲＡＭのアクセス時間を遅
いものにする。
【０００４】
【課題を解決するための手段】本発明は、アクセス動作
中ではなく、リフレッシュ中にのみエラー訂正回路を有
するＤＲＡＭを提供する。
中ではなく、リフレッシュ中にのみエラー訂正回路を有
するＤＲＡＭを提供する。
【０００５】これは、何らのアクセス遅延なしに、アク
セス動作中にエラー訂正に関して殆ど完全なソフト・エ
ラー訂正としての効果を有する。
セス動作中にエラー訂正に関して殆ど完全なソフト・エ
ラー訂正としての効果を有する。
【０００６】各図は明確にするために概略図である。
【０００７】
【発明の実施の形態】図１は、メモリ・セル・アレー１
０２、行アドレス・デコーダ１０４、センス増幅器１０
６、列アドレス・デコーダ１０８、及びエラー訂正回路
１１０を含む第１の好ましい実施例のＤＲＡＭ１００を
示す。ＤＲＡＭ１００は説明を簡単にするために単一の
メモリ・セル・アレー及び単一のビットの入力／出力の
みを有する。エラー訂正回路は、ハミング・エラー訂正
符号（ＥＣＣ）を共に実施するものとして図２及び図３
に示すようなものでもよい。（ピータソン及びウエルド
ン（Ｐｅｔｅｒｓｏｎ ａｎｄ Ｗｅｌｄｏｎ）著、エ
ラー訂正符号（Ｅｒｒｏｒ−Ｃｏｒｒｅｃｔｉｎｇ Ｃ
ｏｄｅ）（ＭＩＴ出版、第２版、１９７２年）第１１７
頁〜第１１９頁には、ハミング符号が説明されてい
る）。これは、多数の可能エラー訂正回路のうちの一
つ、かつ多くの可能エラー訂正符号のうちの一つである
に過ぎない。実際に、ＤＲＡＭ１００は１エラー／行
（符号ブロック）のみを訂正する。一方、他のエラー訂
正符号は更に多くのエラー／行を訂正することができ
る。メモリ・セル・アレー１０２における各行は、デー
タ・ビット、及び対応するチェック・ビット＋ＥＣＣ廃
棄ビット（ｏｂｓｏｌｅｔｅ ｂｉｔ）の両者を記憶す
る。例えば、メモリ・セル・アレー１０２は１０３６列
を有し、最初の１０２４列がデータを記憶し、最後の１
２列が１１チェック・ビット＋１ＥＣＣ廃棄ビットを記
憶する。チェック・ビット及びＥＣＣ廃棄ビットは、テ
ストを除き、入出力バスを介してアクセス不可能である
（図示なし）。リフレッシュ動作のみがエラー訂正を実
施する。書き込み動作はＥＣＣ廃棄ビットをセットす
る。読み出し及び書き込み動作中にエラー訂正の遅延は
存在しない。
０２、行アドレス・デコーダ１０４、センス増幅器１０
６、列アドレス・デコーダ１０８、及びエラー訂正回路
１１０を含む第１の好ましい実施例のＤＲＡＭ１００を
示す。ＤＲＡＭ１００は説明を簡単にするために単一の
メモリ・セル・アレー及び単一のビットの入力／出力の
みを有する。エラー訂正回路は、ハミング・エラー訂正
符号（ＥＣＣ）を共に実施するものとして図２及び図３
に示すようなものでもよい。（ピータソン及びウエルド
ン（Ｐｅｔｅｒｓｏｎ ａｎｄ Ｗｅｌｄｏｎ）著、エ
ラー訂正符号（Ｅｒｒｏｒ−Ｃｏｒｒｅｃｔｉｎｇ Ｃ
ｏｄｅ）（ＭＩＴ出版、第２版、１９７２年）第１１７
頁〜第１１９頁には、ハミング符号が説明されてい
る）。これは、多数の可能エラー訂正回路のうちの一
つ、かつ多くの可能エラー訂正符号のうちの一つである
に過ぎない。実際に、ＤＲＡＭ１００は１エラー／行
（符号ブロック）のみを訂正する。一方、他のエラー訂
正符号は更に多くのエラー／行を訂正することができ
る。メモリ・セル・アレー１０２における各行は、デー
タ・ビット、及び対応するチェック・ビット＋ＥＣＣ廃
棄ビット（ｏｂｓｏｌｅｔｅ ｂｉｔ）の両者を記憶す
る。例えば、メモリ・セル・アレー１０２は１０３６列
を有し、最初の１０２４列がデータを記憶し、最後の１
２列が１１チェック・ビット＋１ＥＣＣ廃棄ビットを記
憶する。チェック・ビット及びＥＣＣ廃棄ビットは、テ
ストを除き、入出力バスを介してアクセス不可能である
（図示なし）。リフレッシュ動作のみがエラー訂正を実
施する。書き込み動作はＥＣＣ廃棄ビットをセットす
る。読み出し及び書き込み動作中にエラー訂正の遅延は
存在しない。
【０００８】ＤＲＡＭ１００は以下のように動作する。
メモリ・セル・アレー１０２に記憶されたデータ・ビッ
トの読み出しは、標準的なＤＲＡＭの読み出しに従う。
即ち、最初に、対応する行全体に沿ったセル・アクセス
・トランジスタを活性化する行アドレス・デコーダ１０
４により、所望ビットの行アドレスをデコードする。セ
ンス増幅器１０６はこの行のビットをラッチし、次いで
列アドレス・デコーダ１０８は、ビットの列アドレスを
デコードし、かつこの列のセンス増幅器を入出力バスに
接続することにより、所望ビットを入出力バス上に設定
する。これは、単なる標準ＤＲＡＭ読み出し動作であ
り、エラー訂正による遅延を有しない。
メモリ・セル・アレー１０２に記憶されたデータ・ビッ
トの読み出しは、標準的なＤＲＡＭの読み出しに従う。
即ち、最初に、対応する行全体に沿ったセル・アクセス
・トランジスタを活性化する行アドレス・デコーダ１０
４により、所望ビットの行アドレスをデコードする。セ
ンス増幅器１０６はこの行のビットをラッチし、次いで
列アドレス・デコーダ１０８は、ビットの列アドレスを
デコードし、かつこの列のセンス増幅器を入出力バスに
接続することにより、所望ビットを入出力バス上に設定
する。これは、単なる標準ＤＲＡＭ読み出し動作であ
り、エラー訂正による遅延を有しない。
【０００９】メモリ・セル・アレー１０２に対するデー
タ・ビットの書き込みには、更に、標準的な行アドレス
のデコードと、センス増幅器のラッチと、列アドレスの
デコードと、新しいビットをラッチするようにアドレス
指定された列のセンス増幅器に対して入出力バス（新し
いビットを保持する）を接続することと、ビットライン
を隔離することと、行の不活性化とが含まれる。書き込
みは、付加的に行のＥＣＣ廃棄メモリ・セルに１を設定
して、この行に書き込みが行われたことを表示する。図
１はエラー訂正回路１１０の一部としてこのようなＥＣ
Ｃ廃棄ビットの設定を示す。設定されているＥＣＣ廃棄
ビットは、エラー訂正回路１１０に、行の次のリフレッ
シュ中にエラー訂正を行うよりも、チェック・ビットを
発生させるようにさせる。エラー訂正回路１１０は、更
に、次のリフレッシュ中に新しいチェック・ビットを判
断して書き込むときに、ＥＣＣ廃棄ビットをクリアす
る。
タ・ビットの書き込みには、更に、標準的な行アドレス
のデコードと、センス増幅器のラッチと、列アドレスの
デコードと、新しいビットをラッチするようにアドレス
指定された列のセンス増幅器に対して入出力バス（新し
いビットを保持する）を接続することと、ビットライン
を隔離することと、行の不活性化とが含まれる。書き込
みは、付加的に行のＥＣＣ廃棄メモリ・セルに１を設定
して、この行に書き込みが行われたことを表示する。図
１はエラー訂正回路１１０の一部としてこのようなＥＣ
Ｃ廃棄ビットの設定を示す。設定されているＥＣＣ廃棄
ビットは、エラー訂正回路１１０に、行の次のリフレッ
シュ中にエラー訂正を行うよりも、チェック・ビットを
発生させるようにさせる。エラー訂正回路１１０は、更
に、次のリフレッシュ中に新しいチェック・ビットを判
断して書き込むときに、ＥＣＣ廃棄ビットをクリアす
る。
【００１０】同様に、リフレッシュ動作は、（リフレッ
シュ・カウンタから）行アドレス・デコーダ１０４に行
アドレスを供給し始めて全ての行（データ・ビット＋チ
ェック・ビット＋ＥＣＣ廃棄ビット）におけるアクセス
・トランジスタを活性化させて、センス増幅器１０６が
ビットをラッチし、かつこれらのビットをエラー訂正回
路１１０に供給する。ＥＣＣ廃棄ビットが０であれば、
エラー訂正回路１１０は必要とされるエラー訂正を実行
して、（訂正した）行のビットをメモリ・セル・アレー
１０２に書き戻す。一方、ＥＣＣ廃棄ビットが１であれ
ば、エラー訂正回路１１０はラッチしたデータ・ビット
用のチェック・ビットを計算して、データ・ビット＋新
しいチェック・ビットをＥＣＣ廃棄ビット用の０と共に
メモリ・セル・アレー１０２に書き戻す。
シュ・カウンタから）行アドレス・デコーダ１０４に行
アドレスを供給し始めて全ての行（データ・ビット＋チ
ェック・ビット＋ＥＣＣ廃棄ビット）におけるアクセス
・トランジスタを活性化させて、センス増幅器１０６が
ビットをラッチし、かつこれらのビットをエラー訂正回
路１１０に供給する。ＥＣＣ廃棄ビットが０であれば、
エラー訂正回路１１０は必要とされるエラー訂正を実行
して、（訂正した）行のビットをメモリ・セル・アレー
１０２に書き戻す。一方、ＥＣＣ廃棄ビットが１であれ
ば、エラー訂正回路１１０はラッチしたデータ・ビット
用のチェック・ビットを計算して、データ・ビット＋新
しいチェック・ビットをＥＣＣ廃棄ビット用の０と共に
メモリ・セル・アレー１０２に書き戻す。
【００１１】特に、エラー訂正（ＥＣＣ廃棄ビット０）
の場合に、エラー訂正回路１１０は１０２４データ・ビ
ット＋行の１１チェック・ビットを１１シンドローム・
ツリーに供給する。その結果の１１シンドローム・ビッ
ト（シンドローム・ベクトル）が全て０であれば、エラ
ー訂正は不必要であり、センス増幅器１０６によりラッ
チされた１１チェック・ビットは、メモリ・セル・アレ
ー１０２内の活性な行に書き戻される。逆に、シンドロ
ーム・ベクトルが０でないときは、１１ビット対１オブ
１０３５デコーダに供給されるシンドローム・ベクトル
は、エラー・ビットの列を取り出し、このビットをメモ
リ・セル・アレー１０２の活性な行に書き戻す前に、こ
のビットの補数を取る（即ち、対応するセンス増幅器が
強制的に補数状態にされる）（図２〜図３を参照）。
の場合に、エラー訂正回路１１０は１０２４データ・ビ
ット＋行の１１チェック・ビットを１１シンドローム・
ツリーに供給する。その結果の１１シンドローム・ビッ
ト（シンドローム・ベクトル）が全て０であれば、エラ
ー訂正は不必要であり、センス増幅器１０６によりラッ
チされた１１チェック・ビットは、メモリ・セル・アレ
ー１０２内の活性な行に書き戻される。逆に、シンドロ
ーム・ベクトルが０でないときは、１１ビット対１オブ
１０３５デコーダに供給されるシンドローム・ベクトル
は、エラー・ビットの列を取り出し、このビットをメモ
リ・セル・アレー１０２の活性な行に書き戻す前に、こ
のビットの補数を取る（即ち、対応するセンス増幅器が
強制的に補数状態にされる）（図２〜図３を参照）。
【００１２】従って、エラー訂正リフレッシュ・サイク
ルは、メモリ・セル・アレー１０２から全行を読み出す
こと、行のデータ・ビット及びチェック・ビットをシン
ドローム・ツリーに渡して（高々一つのエラーが存在す
るのであれば）エラーを認識すること、シンドローム・
ベクトルをデコードして（エラーがあれば）エラー・ビ
ットを位置決定すること、エラー・ビットの補数を取る
こと、及びメモリ・セル・アレー１０２へ（補正され
た）データ及びチェック・ビットを書き戻すことからな
る。このリフレンシュ・サイクルは、エラー訂正のない
標準的なリフレッシュ・サイクルよりも時聞が掛かる
が、しかしエラー訂正は比較的に少量だけ標準的なリフ
レッシュ・サイクルの長さを増加させる。センス増幅器
が遅いので、基本的に、アレーからのビット読み出し及
びアレーへの書き込みは、比較的に遅い動作である。エ
ラー訂正回路はリフレッシュ・サイクルに付加するのに
十分速い。逆に、エラー訂正により費やされる付加的な
数ｎｓは、メモリ読み出しサイクルにとって許容できな
い長さのアクセス遅延となる。
ルは、メモリ・セル・アレー１０２から全行を読み出す
こと、行のデータ・ビット及びチェック・ビットをシン
ドローム・ツリーに渡して（高々一つのエラーが存在す
るのであれば）エラーを認識すること、シンドローム・
ベクトルをデコードして（エラーがあれば）エラー・ビ
ットを位置決定すること、エラー・ビットの補数を取る
こと、及びメモリ・セル・アレー１０２へ（補正され
た）データ及びチェック・ビットを書き戻すことからな
る。このリフレンシュ・サイクルは、エラー訂正のない
標準的なリフレッシュ・サイクルよりも時聞が掛かる
が、しかしエラー訂正は比較的に少量だけ標準的なリフ
レッシュ・サイクルの長さを増加させる。センス増幅器
が遅いので、基本的に、アレーからのビット読み出し及
びアレーへの書き込みは、比較的に遅い動作である。エ
ラー訂正回路はリフレッシュ・サイクルに付加するのに
十分速い。逆に、エラー訂正により費やされる付加的な
数ｎｓは、メモリ読み出しサイクルにとって許容できな
い長さのアクセス遅延となる。
【００１３】チェック・ビット発生の（ＥＣＣ廃棄ビッ
トが１である）場合に、シンドローム・ツリーは新しい
１１チェック・ビットを発生する。特に、最新の書き込
みによる１０２４データ・ビット＋旧１１チェック・ビ
ットの代わりの１１ゼロ・ビットは、シンドローム・ツ
リーに対する入力であり、その結果の１１シンドローム
・ビットは新しい組のチェック・ビットとして取り込ま
れる。次いで、データ・ビット及び新しいチェック・ビ
ットは、ＥＣＣ廃棄ビット用の０と共にメモリ・セル・
アレー１０２に書き戻される。
トが１である）場合に、シンドローム・ツリーは新しい
１１チェック・ビットを発生する。特に、最新の書き込
みによる１０２４データ・ビット＋旧１１チェック・ビ
ットの代わりの１１ゼロ・ビットは、シンドローム・ツ
リーに対する入力であり、その結果の１１シンドローム
・ビットは新しい組のチェック・ビットとして取り込ま
れる。次いで、データ・ビット及び新しいチェック・ビ
ットは、ＥＣＣ廃棄ビット用の０と共にメモリ・セル・
アレー１０２に書き戻される。
【００１４】ＤＲＡＭの内容が（典型的には外部的に起
動された）リフレッシュ・サイクルにより周期的に補正
されるものとすると、リフレッシュ・エラーの訂正なし
と同じように、エラー訂正符号を用いてソフト・エラー
に対する各データ読み出しを保護する必要はない。これ
は、最後のリフレッシュからデータ読み出しまでの時間
窓がデータがＤＲＡＭに存在する総合時間のうちの小部
分であるので、ソフト・エラーの確率が対応して減少す
ることを仮定している。同様に、データ書き込みから次
のリフレッシュまでの時間窓も、データがＤＲＡＭに存
在する総合時間のうちの小部分であると想定されてい
る。従って、この実施例において読み出されたＤＲＡＭ
出力データは、エラー訂正なしの結果である。これは、
エラー訂正動作における潜在的な不都合を除去する。実
際に、リフレッシュ中においてのみエラー訂正を実行す
ると、ソフト・エラー率を数桁の大きさにより低下さ
せ、しかもこれは総合的なＤＲＡＭソフト・エラー率を
許容レベルまで低下させるのに十分なものである。
動された）リフレッシュ・サイクルにより周期的に補正
されるものとすると、リフレッシュ・エラーの訂正なし
と同じように、エラー訂正符号を用いてソフト・エラー
に対する各データ読み出しを保護する必要はない。これ
は、最後のリフレッシュからデータ読み出しまでの時間
窓がデータがＤＲＡＭに存在する総合時間のうちの小部
分であるので、ソフト・エラーの確率が対応して減少す
ることを仮定している。同様に、データ書き込みから次
のリフレッシュまでの時間窓も、データがＤＲＡＭに存
在する総合時間のうちの小部分であると想定されてい
る。従って、この実施例において読み出されたＤＲＡＭ
出力データは、エラー訂正なしの結果である。これは、
エラー訂正動作における潜在的な不都合を除去する。実
際に、リフレッシュ中においてのみエラー訂正を実行す
ると、ソフト・エラー率を数桁の大きさにより低下さ
せ、しかもこれは総合的なＤＲＡＭソフト・エラー率を
許容レベルまで低下させるのに十分なものである。
【００１５】エラー訂正回路がデータ読み出しアクセス
の臨界的なタイミング・パスから除去される結果とし
て、エラー訂正回路は、ある程度遅く設計されてもよ
い。速度仕様におけるこの変更は、エラー訂正回路に必
要とされる面積及び／又は電力を低減させるために用い
られてもよい。
の臨界的なタイミング・パスから除去される結果とし
て、エラー訂正回路は、ある程度遅く設計されてもよ
い。速度仕様におけるこの変更は、エラー訂正回路に必
要とされる面積及び／又は電力を低減させるために用い
られてもよい。
【００１６】要するに、データ読み出しアクセス時間の
不都合を除去するためのこの実施例の構成は簡単であっ
て、単純にデータ読み出し出力を補正するものではな
く、リフレッシュ動作中にＤＲＡＭ内容を連続的に補正
する。同様に、この構成は、単に新しいデータ・ビット
の書き込みと共に、ＥＣＣ廃棄ビットを設定することに
より、データ書き込み時間の不都合さを除去して、次の
リフレッシュ動作中にチェック・ビット発生する。
不都合を除去するためのこの実施例の構成は簡単であっ
て、単純にデータ読み出し出力を補正するものではな
く、リフレッシュ動作中にＤＲＡＭ内容を連続的に補正
する。同様に、この構成は、単に新しいデータ・ビット
の書き込みと共に、ＥＣＣ廃棄ビットを設定することに
より、データ書き込み時間の不都合さを除去して、次の
リフレッシュ動作中にチェック・ビット発生する。
【００１７】書き込みの変形 書き込み動作は、ＥＣＣ廃棄ビットの設定と共に標準的
なビットの書き込みからなるというよりも、ＥＣＣ廃棄
ビットを除去してもよく、また書き込み動作には以下の
ような新しいチェック・ビットの発生が含まれる。即
ち、書き込むべき新しいデータ・ビットを保持すること
になる行を活性化し、これがセンス増幅器に存在するビ
ットをラッチし、その列のセンス増幅器に新しいデータ
・ビットをラッチし、かくして更新したデータ・ビット
の行をエラー訂正回路に供給して新しいチェック・ビッ
トを発生させ、次いで更新したデータ・ビット＋新しい
チェック・ビットをメモリ・セル・アレーにおけるメモ
リ・セルの活性な行に書き込む。この書き込みサイクル
は標準的な書き込みサイクルよりも長いが、しかしリフ
レッシュ動作はチェック・ビットを発生する必要はな
く、単にエラーを補正するだけである。
なビットの書き込みからなるというよりも、ＥＣＣ廃棄
ビットを除去してもよく、また書き込み動作には以下の
ような新しいチェック・ビットの発生が含まれる。即
ち、書き込むべき新しいデータ・ビットを保持すること
になる行を活性化し、これがセンス増幅器に存在するビ
ットをラッチし、その列のセンス増幅器に新しいデータ
・ビットをラッチし、かくして更新したデータ・ビット
の行をエラー訂正回路に供給して新しいチェック・ビッ
トを発生させ、次いで更新したデータ・ビット＋新しい
チェック・ビットをメモリ・セル・アレーにおけるメモ
リ・セルの活性な行に書き込む。この書き込みサイクル
は標準的な書き込みサイクルよりも長いが、しかしリフ
レッシュ動作はチェック・ビットを発生する必要はな
く、単にエラーを補正するだけである。
【００１８】読み出しの変形 以上のセクションの基本的な機構に代わるバースト読み
出し（同一行からビットの連続的な読み出し）、及び補
正した書き戻しによる読み出しが存在し、また代替の種
々の読み出しを以下のように分類することができる。 （１）それ以上何もない単一読み出し、エラー訂正、又
はリフレッシュ中にのみのチェック・ビット発生。 （２）単一の非補正読み出しに続くエラー訂正若しくは
チェック・ビット発生、及びリフレッシュ中のエラー訂
正に加えて補正した行の書き戻し。 （３）エラー訂正なしに第１のビット読み出しを有する
バースト読み出し。ただし行はエラー訂正され、又はチ
ェック・ビットを発生し、次いで第２のビット＋後続の
（エラー訂正した）ビットを読み出す。加えて、リフレ
ッシュはエラー訂正又は発生したチェック・ビットを提
供する。
出し（同一行からビットの連続的な読み出し）、及び補
正した書き戻しによる読み出しが存在し、また代替の種
々の読み出しを以下のように分類することができる。 （１）それ以上何もない単一読み出し、エラー訂正、又
はリフレッシュ中にのみのチェック・ビット発生。 （２）単一の非補正読み出しに続くエラー訂正若しくは
チェック・ビット発生、及びリフレッシュ中のエラー訂
正に加えて補正した行の書き戻し。 （３）エラー訂正なしに第１のビット読み出しを有する
バースト読み出し。ただし行はエラー訂正され、又はチ
ェック・ビットを発生し、次いで第２のビット＋後続の
（エラー訂正した）ビットを読み出す。加えて、リフレ
ッシュはエラー訂正又は発生したチェック・ビットを提
供する。
【００１９】実際に、バースト読み出し動作では、最初
の出力のみが非保護にされる必要がある。即ち、続く出
力を補正する時間が存在する。更に、バースト読み出し
においても、補正後に、補正したデータをメモリ・セル
に書き戻す時間が存在する。単一の非バースト読み出し
動作のときは、データを出力し、次いで補正を行い、そ
の後に、補正したデータをメモリ・アレーに戻すことが
望ましいと思われる。これは単一読み出しに関して１サ
イクル時間を費やすが、しかしこれがアクセス時間を費
やすことにはならない。これは、もし非保護のソフト・
エラーが発生し、かつＤＲＡＭがデータ読み出し後にエ
ラーを補正するのであれば、メモリ・アクセスの単一の
再試行が１補正結果を発生することを意味しすることに
注意すべきである。これは、ＤＲＡＭデータを保護する
ためにパリティを用いるが、エラー訂正を用いていない
システムでは、パリティ・エラーに基づく参照を単純に
再試行することができ、またこの場合では、再試行上で
正しい結果を得ることになることを意味する。これは、
いくつかのシステムにとってエラー訂正を必要とするこ
と、又はしないこととの間の差となり得る。
の出力のみが非保護にされる必要がある。即ち、続く出
力を補正する時間が存在する。更に、バースト読み出し
においても、補正後に、補正したデータをメモリ・セル
に書き戻す時間が存在する。単一の非バースト読み出し
動作のときは、データを出力し、次いで補正を行い、そ
の後に、補正したデータをメモリ・アレーに戻すことが
望ましいと思われる。これは単一読み出しに関して１サ
イクル時間を費やすが、しかしこれがアクセス時間を費
やすことにはならない。これは、もし非保護のソフト・
エラーが発生し、かつＤＲＡＭがデータ読み出し後にエ
ラーを補正するのであれば、メモリ・アクセスの単一の
再試行が１補正結果を発生することを意味しすることに
注意すべきである。これは、ＤＲＡＭデータを保護する
ためにパリティを用いるが、エラー訂正を用いていない
システムでは、パリティ・エラーに基づく参照を単純に
再試行することができ、またこの場合では、再試行上で
正しい結果を得ることになることを意味する。これは、
いくつかのシステムにとってエラー訂正を必要とするこ
と、又はしないこととの間の差となり得る。
【００２０】符号ブロック・サイズ一般に、ｍチェック
・ビットは２ｍ可能シンドローム・ベクトルを意味す
る。全て０シンドローム・ベクトルはビット・エラーな
しの場合に予約され、シンドローム・ベクトルのｍ（１
０個の０及び１個の１の成分を有するベクトル）は便宜
的にチェック・ビット・エラーを表すために用いられ
る。従って、ｍチェック・ビットは２ｍ−１−ｍデータ
・ビットに対する単一エラー訂正をサポートすることが
できる。従って、１０２４データ・ビットの行には、１
１チェック・ビット（＋１ＥＣＣ廃棄ビット）で十分で
ある。
・ビットは２ｍ可能シンドローム・ベクトルを意味す
る。全て０シンドローム・ベクトルはビット・エラーな
しの場合に予約され、シンドローム・ベクトルのｍ（１
０個の０及び１個の１の成分を有するベクトル）は便宜
的にチェック・ビット・エラーを表すために用いられ
る。従って、ｍチェック・ビットは２ｍ−１−ｍデータ
・ビットに対する単一エラー訂正をサポートすることが
できる。従って、１０２４データ・ビットの行には、１
１チェック・ビット（＋１ＥＣＣ廃棄ビット）で十分で
ある。
【００２１】それぞれ１Ｇビットの４象限に分割された
４ＧビットのＤＲＡＭは、各象限に２１５の行及び列を
必要とする。（センス増幅器は２ビットライン対により
共有されてもよいといっても）ワードライン（行）及び
ビットライン（列）の容量結合のＲＣ時定数は、典型的
には、１行における数を約１０２４に制限するようにこ
れらの象限を細分割すること、及びメモリ・セル／セン
ス増幅器の数を約１２８に制限するようにビットライン
をセグメント化することを必要とする。それぞれ２１３
の１２８行×１０２８列のメモリ・セル・アレー・ブロ
ック、及び１０２４センス増幅器は、１１シンドローム
・ツリーによるそれ自身のエラー訂正回路を有すること
ができる。しかし、これは総ＤＲＡＭ集積回路チップ面
積のうちの余りに大きな部分を占めると思われる。従っ
て、多くのセンス増幅器（共線のビットライン・セグメ
ントに対応する）を同一のエラー訂正回路に接続して、
エラー訂正回路の数を減少させることができる。実際
に、典型的なリフレッシュ・カウンタは１０２４、２０
４８、又は４０９６までカウントすることができ、従っ
て８、１６又は３２組のセンス増幅器を同一のセンス増
幅器に接続するすることができる。代替として、もっと
少ないエラー訂正ブロックを用いることもできるので、
１０２４データ・ビットをそれぞれ８ブロックの１２８
データ・ビットに細分することができる。この場合に、
各１２８ビット・ブロックは９チェック・ビット＋１Ｅ
ＣＣ廃棄ビットを有することになる。それぞれこのよう
なグループの１３８ビットラインはそれ自信のエラー訂
正回路を有することになるとはいえ、ここでも多くのセ
ンス増幅器をエラー訂正のために相互に接続することが
できる。
４ＧビットのＤＲＡＭは、各象限に２１５の行及び列を
必要とする。（センス増幅器は２ビットライン対により
共有されてもよいといっても）ワードライン（行）及び
ビットライン（列）の容量結合のＲＣ時定数は、典型的
には、１行における数を約１０２４に制限するようにこ
れらの象限を細分割すること、及びメモリ・セル／セン
ス増幅器の数を約１２８に制限するようにビットライン
をセグメント化することを必要とする。それぞれ２１３
の１２８行×１０２８列のメモリ・セル・アレー・ブロ
ック、及び１０２４センス増幅器は、１１シンドローム
・ツリーによるそれ自身のエラー訂正回路を有すること
ができる。しかし、これは総ＤＲＡＭ集積回路チップ面
積のうちの余りに大きな部分を占めると思われる。従っ
て、多くのセンス増幅器（共線のビットライン・セグメ
ントに対応する）を同一のエラー訂正回路に接続して、
エラー訂正回路の数を減少させることができる。実際
に、典型的なリフレッシュ・カウンタは１０２４、２０
４８、又は４０９６までカウントすることができ、従っ
て８、１６又は３２組のセンス増幅器を同一のセンス増
幅器に接続するすることができる。代替として、もっと
少ないエラー訂正ブロックを用いることもできるので、
１０２４データ・ビットをそれぞれ８ブロックの１２８
データ・ビットに細分することができる。この場合に、
各１２８ビット・ブロックは９チェック・ビット＋１Ｅ
ＣＣ廃棄ビットを有することになる。それぞれこのよう
なグループの１３８ビットラインはそれ自信のエラー訂
正回路を有することになるとはいえ、ここでも多くのセ
ンス増幅器をエラー訂正のために相互に接続することが
できる。
【００２２】他のエラー訂正符号は更なるチェック、ビ
ットを費やすことによりシンドローム・ツリーの複雑さ
を軽減することができる。例えば、１０２４データ・ビ
ット・ブロック、２次元パリティ・チェックは、各行に
ついて１パリティ・ビット、及び１０２４データ・ビッ
トを含む３２×３２アレーに対する総計６４チェック・
ビットにおける各列について１パリティ・ビットを記憶
する。これは以上の実施例において１１チェック・ビッ
トを超えるが、しかしシンドローム・ツリーにおける排
他的論理和ゲートの数を低減する。
ットを費やすことによりシンドローム・ツリーの複雑さ
を軽減することができる。例えば、１０２４データ・ビ
ット・ブロック、２次元パリティ・チェックは、各行に
ついて１パリティ・ビット、及び１０２４データ・ビッ
トを含む３２×３２アレーに対する総計６４チェック・
ビットにおける各列について１パリティ・ビットを記憶
する。これは以上の実施例において１１チェック・ビッ
トを超えるが、しかしシンドローム・ツリーにおける排
他的論理和ゲートの数を低減する。
【００２３】予測される効果 好ましい実施例において、ＤＲＡＭデータはソフト・エ
ラーに対して全てではないが、大抵の時に、保護され
る。データは、そのＥＣＣブロックが書き込まれる時と
次にデータがリフレッシュ又は読み出される時との間、
及び最後にデータがリフレッシュされる時とデータが読
み出される時との間で保護されない。
ラーに対して全てではないが、大抵の時に、保護され
る。データは、そのＥＣＣブロックが書き込まれる時と
次にデータがリフレッシュ又は読み出される時との間、
及び最後にデータがリフレッシュされる時とデータが読
み出される時との間で保護されない。
【００２４】ＤＲＡＭビットがソフト・エラーに対して
脆弱となる時間の小部分対ビットがこれらから保護され
る時間は、ＤＲＡＭのデータ・アクセス・パターンに従
っている。仮想メモリを有するコンピュータでは、ＤＲ
ＡＭにおけるページ数により割算したページ・フォール
ト数／秒は、ＤＲＡＭにおけるページのおよその寿命を
与える。平均して、リフレッシュ間隔が１００ｍｓであ
り、かつページが１００秒を超えてＤＲＡＭに留まるな
らば（控え目な予測）、ＤＲＡＭにおける（プログラム
符号のような）読み出し専用データは、害き込みのため
に時間の０．１％のみがソフト・エラー脆弱である。
脆弱となる時間の小部分対ビットがこれらから保護され
る時間は、ＤＲＡＭのデータ・アクセス・パターンに従
っている。仮想メモリを有するコンピュータでは、ＤＲ
ＡＭにおけるページ数により割算したページ・フォール
ト数／秒は、ＤＲＡＭにおけるページのおよその寿命を
与える。平均して、リフレッシュ間隔が１００ｍｓであ
り、かつページが１００秒を超えてＤＲＡＭに留まるな
らば（控え目な予測）、ＤＲＡＭにおける（プログラム
符号のような）読み出し専用データは、害き込みのため
に時間の０．１％のみがソフト・エラー脆弱である。
【００２５】時たま書き込まれるＤＲＡＭにおけるデー
タの脆弱性を予測することは、更に困難である。１６Ｍ
ＢのＤＲＡＭを有するコンピュータ・システムにおい
て、４バイトを１００ｎｓにより書き込みできるものと
する。メモリの全内容にわたって書き込むためには０．
４秒掛かることになる。メモリが５％読み出し、かつ５
％書き込みにより、１０％の時間でビジーであるなら
ば、メモリの全内容を書き込むためには８秒掛かること
になる。平均して、各位置が８秒間隔において１回読み
出され、かつ書き込まれることになる。読み出し及び書
き込みは、リフレッシュから又はリフレッシュまで平均
５０ｍｓ（リフレッシュ・サイクル時間の１／２）をそ
れぞれ有することになるので、総非保護時間は１００ｍ
ｓである。これは、個々の位置が８秒開隔のうちの約１
００ｍｓ、又はその時間の約１．２５％、ソフト・エラ
ーに対して脆弱である。
タの脆弱性を予測することは、更に困難である。１６Ｍ
ＢのＤＲＡＭを有するコンピュータ・システムにおい
て、４バイトを１００ｎｓにより書き込みできるものと
する。メモリの全内容にわたって書き込むためには０．
４秒掛かることになる。メモリが５％読み出し、かつ５
％書き込みにより、１０％の時間でビジーであるなら
ば、メモリの全内容を書き込むためには８秒掛かること
になる。平均して、各位置が８秒間隔において１回読み
出され、かつ書き込まれることになる。読み出し及び書
き込みは、リフレッシュから又はリフレッシュまで平均
５０ｍｓ（リフレッシュ・サイクル時間の１／２）をそ
れぞれ有することになるので、総非保護時間は１００ｍ
ｓである。これは、個々の位置が８秒開隔のうちの約１
００ｍｓ、又はその時間の約１．２５％、ソフト・エラ
ーに対して脆弱である。
【００２６】ＤＲＡＭアクセス・パターンは実際のソフ
ト・エラーの発生率を決定する一方で、このシステムに
よってソフト・エラー免疫性の１〜２程度の大きさを得
ることが必要とされるだけと思われ、かつメモリ・アク
セス・パターンが実際にこれを達成することは容易と思
われる。
ト・エラーの発生率を決定する一方で、このシステムに
よってソフト・エラー免疫性の１〜２程度の大きさを得
ることが必要とされるだけと思われ、かつメモリ・アク
セス・パターンが実際にこれを達成することは容易と思
われる。
【００２７】高い百分率のソフト・エラー脆弱時間に帰
結する最悪のアクセス・パターンは、１ワードを読み出
し、次にその上に重ね書きすることにより、全ＤＲＡＭ
を線形に走査するときである。１６Ｍビット×４ＤＲＡ
Ｍにおけるサイクル時間が５０ｎｓであると仮定する
と、読み出し及び書き込みを１００ｎｓで行うことがで
きる。全ＤＲＡＭを走査するためには１６Ｍサイクル又
は１．６秒掛かる。１００ｍｓのリフレッシュ間隔を仮
定すると、読み出し前のリフレッシュ間隔の部分は、脆
弱であり、またすぐ後に継続する書き込み後のリフレソ
シュ間隔の部分もＥＣＣ廃棄ビットがセットされ、かつ
チェック・ビットが未だ更新されていないので、脆弱で
ある。従って、総脆弱時間部分は１００ｍｓ／１．６秒
であり、これは約６％である。
結する最悪のアクセス・パターンは、１ワードを読み出
し、次にその上に重ね書きすることにより、全ＤＲＡＭ
を線形に走査するときである。１６Ｍビット×４ＤＲＡ
Ｍにおけるサイクル時間が５０ｎｓであると仮定する
と、読み出し及び書き込みを１００ｎｓで行うことがで
きる。全ＤＲＡＭを走査するためには１６Ｍサイクル又
は１．６秒掛かる。１００ｍｓのリフレッシュ間隔を仮
定すると、読み出し前のリフレッシュ間隔の部分は、脆
弱であり、またすぐ後に継続する書き込み後のリフレソ
シュ間隔の部分もＥＣＣ廃棄ビットがセットされ、かつ
チェック・ビットが未だ更新されていないので、脆弱で
ある。従って、総脆弱時間部分は１００ｍｓ／１．６秒
であり、これは約６％である。
【００２８】いくつかの位置を高い頻度で書き込み及び
読み出しをして、高い百分率のソフト・エラー脆弱時間
に帰結するのであれば、これは、必然的に他の位置を低
い頻度で読み出し、これらをより低い脆弱性のものにす
ることを意味する。完全なＤＲＡＭチップのソフト・エ
ラー脆弱性はその全部分の故障発生率の総和であるの
で、ＤＲＡＭの平均ソフト・エラー脆弱性が改善され
る。例えば、常にソフト・エラーを発生させるパターン
により、仮にＤＲＡＭの１％を連続的に読み出し及び書
き込みをするときは、ＤＲＡＭチップの他の９９％はソ
フト・エラーが１００％保護される。
読み出しをして、高い百分率のソフト・エラー脆弱時間
に帰結するのであれば、これは、必然的に他の位置を低
い頻度で読み出し、これらをより低い脆弱性のものにす
ることを意味する。完全なＤＲＡＭチップのソフト・エ
ラー脆弱性はその全部分の故障発生率の総和であるの
で、ＤＲＡＭの平均ソフト・エラー脆弱性が改善され
る。例えば、常にソフト・エラーを発生させるパターン
により、仮にＤＲＡＭの１％を連続的に読み出し及び書
き込みをするときは、ＤＲＡＭチップの他の９９％はソ
フト・エラーが１００％保護される。
【００２９】好ましい実施例は、エラー訂正なしにデー
タ・ビットの読み出し及びエラー訂正符号のチェック・
ビット発生なしに、データ・ビット書き込みの１又はそ
れより多くの特性を失うことなく、多くの形式により変
更され得る。例えば、２又はそれより多くのエラーを補
正するように、符号を含め、異なるエラー訂正機構を実
施することができる。
タ・ビットの読み出し及びエラー訂正符号のチェック・
ビット発生なしに、データ・ビット書き込みの１又はそ
れより多くの特性を失うことなく、多くの形式により変
更され得る。例えば、２又はそれより多くのエラーを補
正するように、符号を含め、異なるエラー訂正機構を実
施することができる。
【００３０】以上の説明に関して更に以下の項を開示す
る。
る。
【００３１】（１）エラー訂正ダイナミック・メモリに
おいて、（ａ）複数のダイナミック・メモリ・セルと、
（ｂ）前記ダイナミック・メモリ・セルに接続されたエ
ラー訂正コードであって、前記複数のダイナミック・メ
モリ・セルのリフレッシュ中にエラー訂正を実行し、か
つ前記複数のダイナミック・メモリ・セルのうちの１又
はそれより多くのセルの第１のシーケンスの読み出しに
対するエラー訂正を省略する前記エラー訂正回路とを備
えたエラー訂正ダイナミック・メモリ。
おいて、（ａ）複数のダイナミック・メモリ・セルと、
（ｂ）前記ダイナミック・メモリ・セルに接続されたエ
ラー訂正コードであって、前記複数のダイナミック・メ
モリ・セルのリフレッシュ中にエラー訂正を実行し、か
つ前記複数のダイナミック・メモリ・セルのうちの１又
はそれより多くのセルの第１のシーケンスの読み出しに
対するエラー訂正を省略する前記エラー訂正回路とを備
えたエラー訂正ダイナミック・メモリ。
【００３２】（２）ダイナミック・メモリにおけるエラ
ー訂正方法において、（ａ）データ・ビットの１を書き
込み中にエラー訂正符号の廃棄ビットを設定するステッ
プと、（ｂ）前記エラー訂正符号の廃棄ビットがセット
されているときに、リフレッシュ中にチェック・ビット
を発生するステップとを備えたエラー訂正方法。
ー訂正方法において、（ａ）データ・ビットの１を書き
込み中にエラー訂正符号の廃棄ビットを設定するステッ
プと、（ｂ）前記エラー訂正符号の廃棄ビットがセット
されているときに、リフレッシュ中にチェック・ビット
を発生するステップとを備えたエラー訂正方法。
【００３３】（３）（ａ）行及び列に配列されたメモリ
・セルと、（ｂ）データ・ビット・セル、チェック・ビ
ット・セル、及びエラー訂正符号廃棄（ＥＣＣ廃棄）ビ
ット・セルをそれぞれ含む前記行と、（ｃ）前記メモリ
・セルに接続されたエラー訂正回路とを備え、前記エラ
ー訂正回路は前記セルの行を周期的に考慮して、（ｉ）
前記ＥＣＣ廃棄ビット・セルが第１の状態にあるとき
に、前記データ・ビット・セル＋前記行のチェック・ビ
ット・セルに含まれるビットにエラーがあれば、これを
補正し、又は（ｉｉ）前記ＥＣＣ廃棄ビット・セルが前
記第１の状態と異なる第２の状態にあるときは、前記行
のチェック・ビット・セルにおけるビットから前記チェ
ック・ビット・セル用のビットに置換するメモリ。
・セルと、（ｂ）データ・ビット・セル、チェック・ビ
ット・セル、及びエラー訂正符号廃棄（ＥＣＣ廃棄）ビ
ット・セルをそれぞれ含む前記行と、（ｃ）前記メモリ
・セルに接続されたエラー訂正回路とを備え、前記エラ
ー訂正回路は前記セルの行を周期的に考慮して、（ｉ）
前記ＥＣＣ廃棄ビット・セルが第１の状態にあるとき
に、前記データ・ビット・セル＋前記行のチェック・ビ
ット・セルに含まれるビットにエラーがあれば、これを
補正し、又は（ｉｉ）前記ＥＣＣ廃棄ビット・セルが前
記第１の状態と異なる第２の状態にあるときは、前記行
のチェック・ビット・セルにおけるビットから前記チェ
ック・ビット・セル用のビットに置換するメモリ。
【００３４】（４）（ａ）前記メモリはダイナミック・
ランダム・アクセス・メモリであり、かつ（ｂ）前記周
期的に考慮することは、リフレッシュ中に行われる第３
項記載のメモリ。
ランダム・アクセス・メモリであり、かつ（ｂ）前記周
期的に考慮することは、リフレッシュ中に行われる第３
項記載のメモリ。
【００３５】（５）前記エラー訂正回路は（ｉｉ）の前
記発生と共に、前記第２の状態から前記第１の状態へ前
記ＥＣＣ廃棄ビット・セルを変化させる第３項記載のメ
モリ。
記発生と共に、前記第２の状態から前記第１の状態へ前
記ＥＣＣ廃棄ビット・セルを変化させる第３項記載のメ
モリ。
【００３６】（６）リフレッシュ中、又はバースト読み
出しの第２の（又は連続する）読み出し中、又は書き戻
し中にのみ、エラー訂正（１１０）を実行するエラー訂
正ダイナミック・メモリ。更に、前記メモリは、書き込
み中でなく、かつリフレッシュ中に、チェック・ビット
を発生するために、データ・ビット及びチェック・ビッ
トに加えてエラー訂正符号の廃棄ビットを含むことがで
きる。これは、ソフト・エラーに対する可能性のわずか
な増加を犠牲にして、読み出しアクセス遅延又は書き込
み遅延なしに、エラー訂正が得られる。
出しの第２の（又は連続する）読み出し中、又は書き戻
し中にのみ、エラー訂正（１１０）を実行するエラー訂
正ダイナミック・メモリ。更に、前記メモリは、書き込
み中でなく、かつリフレッシュ中に、チェック・ビット
を発生するために、データ・ビット及びチェック・ビッ
トに加えてエラー訂正符号の廃棄ビットを含むことがで
きる。これは、ソフト・エラーに対する可能性のわずか
な増加を犠牲にして、読み出しアクセス遅延又は書き込
み遅延なしに、エラー訂正が得られる。
【図１】好ましい実施例のメモリ・セル・アレー及び周
辺回路＋エラー訂正回路を形成するブロック図。
辺回路＋エラー訂正回路を形成するブロック図。
【図２】エラー訂正回路の概要回路図。
【図３】エラー訂正回路の概要回路図。
１０２ メモリ・セル・アレー １０４ 行アドレス・デコーダ １０６ センス増幅器 １０８ 列アドレス・デコーダ １１０ エラー訂正回路
Claims (2)
- 【請求項１】 エラー訂正ダイナミック・メモリであっ
て、 （ａ）複数のダイナミック・メモリ・セルと、 （ｂ）前記ダイナミック・メモリ・セルに接続されたエ
ラー訂正コードであって、前記複数のダイナミック・メ
モリ・セルのリフレッシュ中にエラー訂正を実行し、か
つ前記複数のダイナミック・メモリ・セルのうちの１又
はそれより多くのセルの第１のシーケンスの読み出しに
対するエラー訂正を省略する前記エラー訂正回路と、を
備えたエラー訂正ダイナミック・メモリ。 - 【請求項２】 ダイナミック・メモリにおけるエラー訂
正方法であって、 （ａ）データ・ビットの１を書き込み中にエラー訂正符
号の廃棄ビットを設定するステップと、 （ｂ）前記エラー訂正符号の廃棄ビットがセットされて
いるときに、リフレッシュ中にチェック・ビットを発生
するステップと、を備えたエラー訂正方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US2897596P | 1996-10-21 | 1996-10-21 | |
| US028975 | 1996-10-21 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10177800A true JPH10177800A (ja) | 1998-06-30 |
Family
ID=21846537
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9325117A Pending JPH10177800A (ja) | 1996-10-21 | 1997-10-21 | エラー訂正ダイナミック・メモリ及びそのエラー訂正方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6065146A (ja) |
| EP (1) | EP0837392A1 (ja) |
| JP (1) | JPH10177800A (ja) |
| KR (1) | KR100488822B1 (ja) |
| TW (1) | TW382705B (ja) |
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| EP0837392A1 (en) | 1998-04-22 |
| KR100488822B1 (ko) | 2005-08-05 |
| KR19980033007A (ko) | 1998-07-25 |
| US6065146A (en) | 2000-05-16 |
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Legal Events
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|---|---|---|---|
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|
| A977 | Report on retrieval |
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|
| A131 | Notification of reasons for refusal |
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|
| A02 | Decision of refusal |
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