JPS62232123A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS62232123A JPS62232123A JP7613386A JP7613386A JPS62232123A JP S62232123 A JPS62232123 A JP S62232123A JP 7613386 A JP7613386 A JP 7613386A JP 7613386 A JP7613386 A JP 7613386A JP S62232123 A JPS62232123 A JP S62232123A
- Authority
- JP
- Japan
- Prior art keywords
- dummy pattern
- ion implantation
- resist
- transistor
- silicon
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Drying Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発側は、半導体装置の製造方法に関し、特にイオン
注入工程における半導体素子の静電破壌防止に関するも
のである。
注入工程における半導体素子の静電破壌防止に関するも
のである。
第４図（ａ）は相補型ＭＯ８型半導体装置のｎチャネル
ソースドレイン工程におけるｎフェル内のＰチャネルト
ランジスタのパターンである。第４図Ｇ）はｎフェル中
のゲート静電破壊をおこしたＰチャネルトランジスタの
破壊部分を含む断面図である。
ソースドレイン工程におけるｎフェル内のＰチャネルト
ランジスタのパターンである。第４図Ｇ）はｎフェル中
のゲート静電破壊をおこしたＰチャネルトランジスタの
破壊部分を含む断面図である。
第４図（ａ）において（１）はｎフェルで、■はＰチャ
ネルトランジスタ、（３）はトランジスタ■のゲート多
結晶シリコン、（４）はソース電位を安定させるための
ｎ＋Ｘ域、（５）はヒ素イオンが注入されるようにレジ
ス）Ｋ設けられた開口部分、（６）はゲート多結晶シリ
コン（３）のうちのレジストが被覆されていない部分で
ある。１１目口部分（５）以外の全面Ｖこわたってレジ
ストが塗布されている。（７）はヒ素イオン注入により
ゲート静電破壊がしばしば起る部分である。
ネルトランジスタ、（３）はトランジスタ■のゲート多
結晶シリコン、（４）はソース電位を安定させるための
ｎ＋Ｘ域、（５）はヒ素イオンが注入されるようにレジ
ス）Ｋ設けられた開口部分、（６）はゲート多結晶シリ
コン（３）のうちのレジストが被覆されていない部分で
ある。１１目口部分（５）以外の全面Ｖこわたってレジ
ストが塗布されている。（７）はヒ素イオン注入により
ゲート静電破壊がしばしば起る部分である。
次に１ゲート多結晶シリコン（３）のレジストが被覆さ
れていない部分（６）と破壊がおこった部分（７）を名
む、ゲートに沿った第５図（ｂ） において（８）はＰ
型のシリコン基板、（９）はフィールド酸化膜、（１０
）はゲート酸化膜、（１１）はレジストである。イオン
注入によるゲート静電破壊は次のように起こると考えら
れる。ｎ十領域（４）の形成のために注入されたヒ素イ
オンは、Ｐチャネルトランジスタ■ではレジスト（１１
） ｌ／Ｃよってとめられている。ところが、レジス）
（１１）Ｋよって止られ、貯わ見られた電荷がめまりＫ
も多く、また電荷が逃げる大きな場所がないので、この
電荷がレジストが除かれた小さな部分（５）に集中し、
電荷はレジス） （１１）及びフィールド酸化膜（９）
を伝わって、レジス） （１１）から少しだけ出た導′
トｈ体の多結晶シリコン（６）から−気にゲート多結晶
シリコン（７）を通しｎフェル（１）を介して基板（８
）に流れる。この時薄いゲート酸化膜（ｌＯ）を破壊す
る。同様Ｋｎチャネルトランジスタのソースドレインの
形成に際してもゲート静電破壊が同じように起こる。
れていない部分（６）と破壊がおこった部分（７）を名
む、ゲートに沿った第５図（ｂ） において（８）はＰ
型のシリコン基板、（９）はフィールド酸化膜、（１０
）はゲート酸化膜、（１１）はレジストである。イオン
注入によるゲート静電破壊は次のように起こると考えら
れる。ｎ十領域（４）の形成のために注入されたヒ素イ
オンは、Ｐチャネルトランジスタ■ではレジスト（１１
） ｌ／Ｃよってとめられている。ところが、レジス）
（１１）Ｋよって止られ、貯わ見られた電荷がめまりＫ
も多く、また電荷が逃げる大きな場所がないので、この
電荷がレジストが除かれた小さな部分（５）に集中し、
電荷はレジス） （１１）及びフィールド酸化膜（９）
を伝わって、レジス） （１１）から少しだけ出た導′
トｈ体の多結晶シリコン（６）から−気にゲート多結晶
シリコン（７）を通しｎフェル（１）を介して基板（８
）に流れる。この時薄いゲート酸化膜（ｌＯ）を破壊す
る。同様Ｋｎチャネルトランジスタのソースドレインの
形成に際してもゲート静電破壊が同じように起こる。
ＦＩＳ５図は相補型ＭＯ８半導体のｎチャネルンースド
レインを示すパターンの一部である。図において（１２
）はＰフェル、 （１３）はｎチャネルトランジスタ
、（１４）はＰフェルの基板電位をとるためのＰ＋領域
、（１５）はｎ型基板の基板電位をとるためのｎ＋唄域
、■）は第４図（ａ）と同様、ヒ素イオン注入のためレ
ジストが除かれている所である。他の部分は全部レジス
トに覆われている。この場合もイオン注入の際レジス）
Ｋたくわえられた電荷が逃げる所が近くＫないので、ｎ
チャネルトランジスタ（Ｂ）のゲート多結晶シリコン（
３）に−気に流れこみ、ゲート静電破壊（７）をひきお
こすと考えられる。
レインを示すパターンの一部である。図において（１２
）はＰフェル、 （１３）はｎチャネルトランジスタ
、（１４）はＰフェルの基板電位をとるためのＰ＋領域
、（１５）はｎ型基板の基板電位をとるためのｎ＋唄域
、■）は第４図（ａ）と同様、ヒ素イオン注入のためレ
ジストが除かれている所である。他の部分は全部レジス
トに覆われている。この場合もイオン注入の際レジス）
Ｋたくわえられた電荷が逃げる所が近くＫないので、ｎ
チャネルトランジスタ（Ｂ）のゲート多結晶シリコン（
３）に−気に流れこみ、ゲート静電破壊（７）をひきお
こすと考えられる。
以上の２種類のゲート静電破壊はＰチャネルトランジス
タのソースドレインのイオン注入に際しても起る。ｉた
シリコン基板のｎ＋＠域とアルミ配線を結ぶためのｂ示
しないコンタクトホールにｎ十頭域のｎ＋の濃度を濃く
するためのｎ＋イオンの注入に際にも＃電破壊が起る。
タのソースドレインのイオン注入に際しても起る。ｉた
シリコン基板のｎ＋＠域とアルミ配線を結ぶためのｂ示
しないコンタクトホールにｎ十頭域のｎ＋の濃度を濃く
するためのｎ＋イオンの注入に際にも＃電破壊が起る。
この時、絶縁膜上に貯った電荷は逃げる所がなくコンタ
クトホールに集中しｎ十頭域を通ってＰクエルヘー気に
流れ込み、基板表面を破壊する。
クトホールに集中しｎ十頭域を通ってＰクエルヘー気に
流れ込み、基板表面を破壊する。
このような静電破壊を防ぐために現在なされていること
はイオン注入の注入条件を変えたり、注入の方法を変え
たりの試行錯誤や、注入の際電荷のたまるレジスト部分
が広くならないようにイオン注入する素子をできるだけ
分数する方法、すなわちレジストのぬけの部分を大きく
する方法が考えられる。また第４図（ａ）に示すような
レジストに覆われていないゲート多結晶シリコン（６）
の部分がないよう写真製版のマスクずれを防ぐ方法もあ
る。
はイオン注入の注入条件を変えたり、注入の方法を変え
たりの試行錯誤や、注入の際電荷のたまるレジスト部分
が広くならないようにイオン注入する素子をできるだけ
分数する方法、すなわちレジストのぬけの部分を大きく
する方法が考えられる。また第４図（ａ）に示すような
レジストに覆われていないゲート多結晶シリコン（６）
の部分がないよう写真製版のマスクずれを防ぐ方法もあ
る。
さらに絶縁物上にたまった電荷が逃げやすいようにウェ
ハー上の半導体装置と半導体装置の間のスクラブライン
をできるだけ広くして、絶縁膜上にたまった電荷をでき
るだけ逃げやすくする方法などである。
ハー上の半導体装置と半導体装置の間のスクラブライン
をできるだけ広くして、絶縁膜上にたまった電荷をでき
るだけ逃げやすくする方法などである。
従来の半導体装置の製造方法は以上のように行なわれる
のでイオン注入に際して、半導体基板表面に形成された
広範囲なレジストや絶縁膜に電荷が蓄積し、この電荷に
よりゲート絶縁膜や半導体基板表面が破壊されるという
問題があった。
のでイオン注入に際して、半導体基板表面に形成された
広範囲なレジストや絶縁膜に電荷が蓄積し、この電荷に
よりゲート絶縁膜や半導体基板表面が破壊されるという
問題があった。
この発明は上記のような問題を解消するためになされた
もので、イオン注入による静電破壊が起こさない半導体
装置を得ることを目的とする。
もので、イオン注入による静電破壊が起こさない半導体
装置を得ることを目的とする。
この発明に係る半導体装置の製造方法はイオン注入に際
して予め絶縁膜上に貯った電荷を吸収する電荷吸収手段
を前記半導体基板表面に形成するものである。
して予め絶縁膜上に貯った電荷を吸収する電荷吸収手段
を前記半導体基板表面に形成するものである。
この発明における半導体装置の製造方法は、イオン注入
に際し予め電荷吸収手段を半導体基板表面に設けること
Ｋより、絶縁膜上に貯えられた′、ｕ荷は上記電荷吸収
手段に吸収される。
に際し予め電荷吸収手段を半導体基板表面に設けること
Ｋより、絶縁膜上に貯えられた′、ｕ荷は上記電荷吸収
手段に吸収される。
［実施例」
以下、この発明の一実施例を図面、第１図（ａ）〜（ｅ
）を用いて説明する。第１図（ａ）は、本発明の一実施
例になるＭＯ８型半導体装置のｎ＋イオン注入の際のＰ
チャネルトランジスタのパターン図である。
）を用いて説明する。第１図（ａ）は、本発明の一実施
例になるＭＯ８型半導体装置のｎ＋イオン注入の際のＰ
チャネルトランジスタのパターン図である。
この例では前記イオン注入の前に、予めトランジスタの
近くに電荷吸収手段となるダミーパターンを作るものと
する。
近くに電荷吸収手段となるダミーパターンを作るものと
する。
第１図（ａ）における（１６）がダミーパターンである
。
。
ダミーパターン（埴）は第１図（ｂ） Ｋ示すように、
絶縁物上にたまった電荷か逃げやすい様その一部を露出
したシリコン基板表１１１１ （１７）、又は第１図（
ｃ）に示すように、その一部を露出したシリコン基＆表
面（１７）上に４嵐体である多結晶シリコン（１８）を
部分的に被着して、第１図（ａＪに示すものより電荷が
逃げやすくしたものである。電荷が小さい部分−集中す
ると静−破壊が起きやすいので、ダミーパターンはでき
るだけ大きく作る。また＊’＝体である多結晶シリコン
（１８）は大き＾はうが電荷が流れやすく、４ＰＪｌ囚
（ｄＪ Ｋ示すように、露出し九シリコン基板ｌ１Ｉｉ
表ｍ （１７）の全面に多結晶シリコン（１８）を堆積
させたものも考えられる。なおダミーパターン（１４）
Ｋ配線はしない。またダミーパターン（否）の多結晶
シリコン（１８）はトランジスタのゲート多結晶シリコ
ン（３）と接触させｌよい。
絶縁物上にたまった電荷か逃げやすい様その一部を露出
したシリコン基板表１１１１ （１７）、又は第１図（
ｃ）に示すように、その一部を露出したシリコン基＆表
面（１７）上に４嵐体である多結晶シリコン（１８）を
部分的に被着して、第１図（ａＪに示すものより電荷が
逃げやすくしたものである。電荷が小さい部分−集中す
ると静−破壊が起きやすいので、ダミーパターンはでき
るだけ大きく作る。また＊’＝体である多結晶シリコン
（１８）は大き＾はうが電荷が流れやすく、４ＰＪｌ囚
（ｄＪ Ｋ示すように、露出し九シリコン基板ｌ１Ｉｉ
表ｍ （１７）の全面に多結晶シリコン（１８）を堆積
させたものも考えられる。なおダミーパターン（１４）
Ｋ配線はしない。またダミーパターン（否）の多結晶
シリコン（１８）はトランジスタのゲート多結晶シリコ
ン（３）と接触させｌよい。
次に、第１図（ｄ） Ｋ示すタイプのダミーパターンを
作った時のＰ千ャントランジスタ■のゲートに沿った断
面図第１図（ｅ）を使ってこの尭男のτＦ用を説明する
。レジス） （１１）上に照射されたヒ素イオンは逃げ
場所を捜すが、トランジスタ（２）のレジストからつき
出た多結晶シリコン（６）Ｋ流れこむより、ダミーパタ
ーン（２）の多結晶シリコン（１８）ｔ−伝わって露出
され九シリコン基板面（１７）へ流れるほうが、流れや
すい。またダミーパターン（世）のシリコン基板面（１
７）は充分大＜、トランジスタ■のようにゲート酸化膜
（１０）がないため、′１荷はスムーズＫｎクエル（１
）から基板（８）へ流れ、電荷が集中して静電破壊をお
こすことはない。
作った時のＰ千ャントランジスタ■のゲートに沿った断
面図第１図（ｅ）を使ってこの尭男のτＦ用を説明する
。レジス） （１１）上に照射されたヒ素イオンは逃げ
場所を捜すが、トランジスタ（２）のレジストからつき
出た多結晶シリコン（６）Ｋ流れこむより、ダミーパタ
ーン（２）の多結晶シリコン（１８）ｔ−伝わって露出
され九シリコン基板面（１７）へ流れるほうが、流れや
すい。またダミーパターン（世）のシリコン基板面（１
７）は充分大＜、トランジスタ■のようにゲート酸化膜
（１０）がないため、′１荷はスムーズＫｎクエル（１
）から基板（８）へ流れ、電荷が集中して静電破壊をお
こすことはない。
次Ｋｎチャネルトランジスタのトランジスタ活性＠域へ
のヒ素イオン注入の際の本発明の他の実施例を示す。
のヒ素イオン注入の際の本発明の他の実施例を示す。
第２図（、）Ｋダミーパターン（硯）を配置したパター
ン図を示し、第２図（ｂ） Ｋ前記ｎチャネルトランジ
スタ（ｇ）のゲート多結晶シリコン（３）Ｋ沿ったダミ
ーパターン（Ｈ） 、およびｎチャネルトランジス＃（
１３）ヲ含む断面図を示す。このダミーパターン（坏）
は第１図（Ｃ） （ｄ）のように露出されたシリコン基
板面（１７） Ｋ多結晶シリコンを被着させて作られ、
ｎチャネルトランジスタ（壕）のゲート多結晶シリコン
（１８）と同時に形成される。ただし、ゲート多結晶シ
リコン（３）を共用した場合、ダミーパターン（梧）に
はＰ＋イオン注入の時でもイオンが注入されてはならな
い。
ン図を示し、第２図（ｂ） Ｋ前記ｎチャネルトランジ
スタ（ｇ）のゲート多結晶シリコン（３）Ｋ沿ったダミ
ーパターン（Ｈ） 、およびｎチャネルトランジス＃（
１３）ヲ含む断面図を示す。このダミーパターン（坏）
は第１図（Ｃ） （ｄ）のように露出されたシリコン基
板面（１７） Ｋ多結晶シリコンを被着させて作られ、
ｎチャネルトランジスタ（壕）のゲート多結晶シリコン
（１８）と同時に形成される。ただし、ゲート多結晶シ
リコン（３）を共用した場合、ダミーパターン（梧）に
はＰ＋イオン注入の時でもイオンが注入されてはならな
い。
以下、上記実施例の作用について説明する。レジスト上
にたくわえられた電荷は、ｎチャネルトランジスタ（穏
）の活性＠域に集中して流れこまず、第２図（ｂ）に示
すように１ダミーパターン（１６）の露出されたシリコ
ン基板面（１７）へゲート多結晶シリコン（３）を伝わ
って流れる。このため電荷のＢｆ、れは分数されるので
ゲートの静電破壊は起こらない。
にたくわえられた電荷は、ｎチャネルトランジスタ（穏
）の活性＠域に集中して流れこまず、第２図（ｂ）に示
すように１ダミーパターン（１６）の露出されたシリコ
ン基板面（１７）へゲート多結晶シリコン（３）を伝わ
って流れる。このため電荷のＢｆ、れは分数されるので
ゲートの静電破壊は起こらない。
ダミーパターンとトランジスタが分離されていれば、ダ
ミーパターンはｎ＋、Ｐ＋のいずれのイオン注入の際に
もレジストで覆う必要がなく絶縁物上にたまった電荷を
容易に逃しうる。
ミーパターンはｎ＋、Ｐ＋のいずれのイオン注入の際に
もレジストで覆う必要がなく絶縁物上にたまった電荷を
容易に逃しうる。
本発明の他の実施例を第３図に示す。
相補型ＭＯ３においては、トランジスタなどの素子がた
くさん配置されたｎフェル（１）％Ｐクエル（１２）の
他にその上に配線が設けられる素子があまり配置されな
い部分がある。この部分はイオン注入の場合レジストで
おおわれ、ここＫｆＣまった電荷がトランジスタのゲー
ト静電破壊、コンタクトの静電破壊を起す。そこで第３
図に示すように配線部分にダミーパターン（頃）を作る
。そしてイオン注入のときはダミーパターン（隻）の部
分もレジストを除去しておく。こうすれば、レジス）Ｋ
たまった電荷はｎフェル（１）、Ｐフェル（１２）に集
中することなく、ダミーパターン（％）に［れコー’ｌ
−１上記のような静電破壊をおこすことはない。ダミー
パターン（否）は＃Ｊ１図の（ｂ）、（Ｃ）、（ｄ）の
どのような構造のものでもいい。ただし、ｎフェル（１
）とＰフェル（１２ンの１川にダミーパターン（廷）を
作るのは半導体装置の機能を妨げる恐れがあるのでよく
ない０ 〔発明の効果」 以上のように、この発明はイオン注入に９して、予め電
荷吸収手段を半導体基板表面に形成したので半導体装置
のイオン注入における静？？！破壊を防ぐことができる
、という効果がある。
くさん配置されたｎフェル（１）％Ｐクエル（１２）の
他にその上に配線が設けられる素子があまり配置されな
い部分がある。この部分はイオン注入の場合レジストで
おおわれ、ここＫｆＣまった電荷がトランジスタのゲー
ト静電破壊、コンタクトの静電破壊を起す。そこで第３
図に示すように配線部分にダミーパターン（頃）を作る
。そしてイオン注入のときはダミーパターン（隻）の部
分もレジストを除去しておく。こうすれば、レジス）Ｋ
たまった電荷はｎフェル（１）、Ｐフェル（１２）に集
中することなく、ダミーパターン（％）に［れコー’ｌ
−１上記のような静電破壊をおこすことはない。ダミー
パターン（否）は＃Ｊ１図の（ｂ）、（Ｃ）、（ｄ）の
どのような構造のものでもいい。ただし、ｎフェル（１
）とＰフェル（１２ンの１川にダミーパターン（廷）を
作るのは半導体装置の機能を妨げる恐れがあるのでよく
ない０ 〔発明の効果」 以上のように、この発明はイオン注入に９して、予め電
荷吸収手段を半導体基板表面に形成したので半導体装置
のイオン注入における静？？！破壊を防ぐことができる
、という効果がある。
第１図（ａ）ないしくａ）は本発明の一実施例を説明す
る平面図、第１図（ｅ） ｆ′ｉ上記一実施例の要部断
面図、８ｇ２図（ａ）、（ｂ）、はこの発明の他の実施
例を示す平面図および要部断面図、第３図はこの発明の
他の実施例を示す平面図、第４図（ａ）、（ｂ）はＰチ
ャネルトランジスタのｎ＋イオン注入を説明するための
平面図およびその断面図、第５図は相補型ＭＯ８牛導体
装置ｎ＋イオン注入を説明するための平面図である。 因において、（１ンｆｉｎクエル、■はＰチャネル−ト
ランジスタ、（３）はゲート多結晶シリコン、（６）は
ソース電位をとるためのイオン注入のときレジストをか
ぶっていないゲート多結晶シリコンの部分、（７）はゲ
ート静電破壊の起こる部分、（８）は基板、（１１）は
レジスト、（１２）はＰフェル、（穏）はｎチャネルト
ランジスタ、（Ｘ６りはダミーパターン、 （１７）
はダミーパターンのむき出しくされたシリコン基＆Ｅｉ
ｒ＋、 Ｕｓ）は多結晶シリコンである。 なお、図中、同−符っけ同一または相当部分を示す。
る平面図、第１図（ｅ） ｆ′ｉ上記一実施例の要部断
面図、８ｇ２図（ａ）、（ｂ）、はこの発明の他の実施
例を示す平面図および要部断面図、第３図はこの発明の
他の実施例を示す平面図、第４図（ａ）、（ｂ）はＰチ
ャネルトランジスタのｎ＋イオン注入を説明するための
平面図およびその断面図、第５図は相補型ＭＯ８牛導体
装置ｎ＋イオン注入を説明するための平面図である。 因において、（１ンｆｉｎクエル、■はＰチャネル−ト
ランジスタ、（３）はゲート多結晶シリコン、（６）は
ソース電位をとるためのイオン注入のときレジストをか
ぶっていないゲート多結晶シリコンの部分、（７）はゲ
ート静電破壊の起こる部分、（８）は基板、（１１）は
レジスト、（１２）はＰフェル、（穏）はｎチャネルト
ランジスタ、（Ｘ６りはダミーパターン、 （１７）
はダミーパターンのむき出しくされたシリコン基＆Ｅｉ
ｒ＋、 Ｕｓ）は多結晶シリコンである。 なお、図中、同−符っけ同一または相当部分を示す。
Claims (3)
- （１）表面に絶縁膜を有すると共に内部に活性領域を有
する半導体基板へのイオン注入に際して、予め前記絶縁
膜上に貯つた電荷を吸収する電荷吸収手段を前記半導体
基板表面に形成することを特徴とした半導体装置の製造
方法。 - （２）電荷吸収手段は絶縁膜の所定部分を開口して半導
体基板面を露出させたものであることを特徴とする特許
請求範囲第１項記載の半導体装置の製造方法。 - （３）電荷吸収手段は絶縁膜の所定部分を開口して成る
半導体基板面に多結晶シリコンを堆積させたものである
ことを特徴とする特許請求範囲第１項または第２項記載
の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7613386A JPS62232123A (ja) | 1986-03-31 | 1986-03-31 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7613386A JPS62232123A (ja) | 1986-03-31 | 1986-03-31 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62232123A true JPS62232123A (ja) | 1987-10-12 |
Family
ID=13596451
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7613386A Pending JPS62232123A (ja) | 1986-03-31 | 1986-03-31 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62232123A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01115160A (ja) * | 1987-10-28 | 1989-05-08 | Nec Corp | Ｍｉｓ型半導体装置 |
| JPH01259529A (ja) * | 1988-04-09 | 1989-10-17 | Toshiba Corp | 半導体装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5593268A (en) * | 1978-12-30 | 1980-07-15 | Fujitsu Ltd | Manufacture of semiconductor device |
-
1986
- 1986-03-31 JP JP7613386A patent/JPS62232123A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5593268A (en) * | 1978-12-30 | 1980-07-15 | Fujitsu Ltd | Manufacture of semiconductor device |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01115160A (ja) * | 1987-10-28 | 1989-05-08 | Nec Corp | Ｍｉｓ型半導体装置 |
| JPH01259529A (ja) * | 1988-04-09 | 1989-10-17 | Toshiba Corp | 半導体装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5399507A (en) | Fabrication of mixed thin-film and bulk semiconductor substrate for integrated circuit applications | |
| US4306916A (en) | CMOS P-Well selective implant method | |
| US5541435A (en) | Integration of high voltage lateral MOS devices in low voltage CMOS architecture using CMOS-compatible process steps | |
| US7125760B1 (en) | Method for implementing electro-static discharge protection in silicon-on-insulator devices | |
| GB1529298A (en) | Self-aligned cmos process for bulk silicon device | |
| US5777368A (en) | Electrostatic discharge protection device and its method of fabrication | |
| US4910564A (en) | Highly integrated field effect transistor and method for manufacturing the same | |
| US5221635A (en) | Method of making a field-effect transistor | |
| US5831312A (en) | Electrostic discharge protection device comprising a plurality of trenches | |
| JPS5650535A (en) | Manufacture of semiconductor device | |
| KR940007993A (ko) | 반도체 디바이스 접점 형성방법 | |
| JP2793141B2 (ja) | トレンチ素子分離膜を有する半導体装置の製造方法 | |
| HK41790A (en) | Semiconductor device and method of fabrication thereof | |
| US5290713A (en) | Process of manufacturing a semiconductor device by using a photoresist mask which does not encircle an area of implanted ions | |
| KR950021134A (ko) | 반도체소자의 콘택 형성방법 | |
| KR100217899B1 (ko) | 반도체 소자의 트랜지스터 제조 방법 | |
| KR100331858B1 (ko) | 이에스디(ｅｓｄ) 보호회로 및 그의 제조방법 | |
| JPS627148A (ja) | 相補型半導体装置及びその製造方法 | |
| KR950011023B1 (ko) | 트랜지스터의 구조 및 제조방법 | |
| JPH02105469A (ja) | Ｍｉｓ型半導体装置 | |
| JPH0492449A (ja) | 半導体装置 | |
| JPH04250667A (ja) | 半導体装置及びその製造方法 | |
| KR100211762B1 (ko) | 반도체 메모리 장치 및 그 제조방법 | |
| JP2808620B2 (ja) | 半導体装置の製造方法 | |
| JPH01248555A (ja) | 半導体装置 |