JPH01259529A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH01259529A JPH01259529A JP63087950A JP8795088A JPH01259529A JP H01259529 A JPH01259529 A JP H01259529A JP 63087950 A JP63087950 A JP 63087950A JP 8795088 A JP8795088 A JP 8795088A JP H01259529 A JPH01259529 A JP H01259529A
- Authority
- JP
- Japan
- Prior art keywords
- oxide film
- semiconductor substrate
- wiring
- gate oxide
- resist
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
本発明は半導体装置、特に高ドーズのイオン注入の時に
電荷のチャージアップによってゲート酸化膜が静電破壊
してしまうことを極力防止するようにした半導体装置に
関する。
電荷のチャージアップによってゲート酸化膜が静電破壊
してしまうことを極力防止するようにした半導体装置に
関する。
（従来の技術）
半導体装置は、一般に第４図及び第５図に示すように、
半導体基板１の上面に、フィールド酸化Ｍ４２とゲート
酸化膜３が積層され、このゲート酸化膜３の上面にポリ
シリコンゲート等の配線４が施されている。
半導体基板１の上面に、フィールド酸化Ｍ４２とゲート
酸化膜３が積層され、このゲート酸化膜３の上面にポリ
シリコンゲート等の配線４が施されている。
そして、第４図に示すように、この上にレジスト５を積
層し、このレジスト５をマスクとして少なくともＩ Ｘ
１０１５ｃｍ−２以上の高ドーズでイオン注入６を行
う工程が頻繁に行われている。
層し、このレジスト５をマスクとして少なくともＩ Ｘ
１０１５ｃｍ−２以上の高ドーズでイオン注入６を行
う工程が頻繁に行われている。
（発明が解決しようとする課題）
しかしながら、上記従来例の場合、例えば上記第４図に
おいて、シリコンゲート等の配線４を施した状態での高
ドーズイオン注入６の際に、配線４の一部にレジスト５
がかかっていると、このレジスト５の上面を電荷が流れ
て配線４に流れ込み、この電荷が配線基板１に逃げよう
として、同図（ロ）に示すように一般に弱い部分である
ゲート酸化膜３を破壊してしまう静電破壊の現象が生じ
てしまい、この破壊部分７が不良となってしまうことが
ある問題点があった。
おいて、シリコンゲート等の配線４を施した状態での高
ドーズイオン注入６の際に、配線４の一部にレジスト５
がかかっていると、このレジスト５の上面を電荷が流れ
て配線４に流れ込み、この電荷が配線基板１に逃げよう
として、同図（ロ）に示すように一般に弱い部分である
ゲート酸化膜３を破壊してしまう静電破壊の現象が生じ
てしまい、この破壊部分７が不良となってしまうことが
ある問題点があった。
また、第５図においても、上記と同様なイオン注入の際
に、この表面には導電体が全くないが殆どないため、チ
ャージアップされた電荷の逃げ道が殆どなく、この電荷
が配線基板１に逃げようとして上記と同様に最も弱い部
分であるゲート酸化膜３に集まって、ここの静電破壊に
繋がり易いといった問題点があった。
に、この表面には導電体が全くないが殆どないため、チ
ャージアップされた電荷の逃げ道が殆どなく、この電荷
が配線基板１に逃げようとして上記と同様に最も弱い部
分であるゲート酸化膜３に集まって、ここの静電破壊に
繋がり易いといった問題点があった。
本発明は上記に鑑み、イオン注入の際にチャージアップ
された電荷を半導体基板に速やかに逃がすことによって
、ゲート酸化膜の静電破壊を極力防止するようにしたも
のを提供することを目的とする。
された電荷を半導体基板に速やかに逃がすことによって
、ゲート酸化膜の静電破壊を極力防止するようにしたも
のを提供することを目的とする。
（課題を解決するための手段）
上記目的を達成するため、本発明における半導体装置は
、半導体基板上に酸化膜を設け、この酸化膜の上面に配
線を施した半導体装置において、表面にイオン注入際に
上記配線の一部を覆うレジストと交差するとともにコン
タクトホールを介して上記半導体基板に接続させた導電
体を設けたもの、及び半導体基板上に酸化膜を設け、こ
の酸化膜の上面に配線を施した半導体装置において、表
面の素子領域以外の領域を上記半導体基板に接続した導
電体で覆ったものである。
、半導体基板上に酸化膜を設け、この酸化膜の上面に配
線を施した半導体装置において、表面にイオン注入際に
上記配線の一部を覆うレジストと交差するとともにコン
タクトホールを介して上記半導体基板に接続させた導電
体を設けたもの、及び半導体基板上に酸化膜を設け、こ
の酸化膜の上面に配線を施した半導体装置において、表
面の素子領域以外の領域を上記半導体基板に接続した導
電体で覆ったものである。
（作 用）
請求項１に記載の発明によれば、イオン注入の際に、レ
ジスト５の上面を流れた電荷は、導電体を流れて半導体
基板に速やかに逃げ、請求項２に記載の発明によれば、
イオン注入の際に電荷が導電体にチャージアップされ、
このチャージアップされた電荷は、この導電体を流れて
半導体基板に速やかに逃げ、これによってゲート酸化膜
の静電破壊を極力防止するようにすることができる。
ジスト５の上面を流れた電荷は、導電体を流れて半導体
基板に速やかに逃げ、請求項２に記載の発明によれば、
イオン注入の際に電荷が導電体にチャージアップされ、
このチャージアップされた電荷は、この導電体を流れて
半導体基板に速やかに逃げ、これによってゲート酸化膜
の静電破壊を極力防止するようにすることができる。
（実施例）
以下、実施例について第１図乃至第３図を参照して説明
する。
する。
第１図は第１の実施例を示し、半導体基板１の上面には
、厚内のフィールド酸化膜２と薄肉のゲート酸化膜３が
積層され、このゲート酸化膜３の上面には、ポリシリコ
ンゲート等の配線４が施されている。
、厚内のフィールド酸化膜２と薄肉のゲート酸化膜３が
積層され、このゲート酸化膜３の上面には、ポリシリコ
ンゲート等の配線４が施されている。
そして、イオン注入の際のマスクとなるレジスト５であ
って、上記配線４の一部を覆うレジスト５の下面位置に
は、ポリシリコン等、上記配線４と同一材料で形成され
、このレジスト５と一部で交差する導電体８が配設され
、この導電体８の一部は、ゲート酸化膜３に形成したコ
ンタクトホール９を介して半導体基板１に接続されてい
る。
って、上記配線４の一部を覆うレジスト５の下面位置に
は、ポリシリコン等、上記配線４と同一材料で形成され
、このレジスト５と一部で交差する導電体８が配設され
、この導電体８の一部は、ゲート酸化膜３に形成したコ
ンタクトホール９を介して半導体基板１に接続されてい
る。
しかして、イオン注入の際に、レジスト５の上面を流れ
た電荷は、導電体８に流れ、更にコンタクトホール９を
通って半導体基板１に速やかに逃げるよう構成され、こ
れによってイオン注入の際に、電荷のチャージアップを
防止してゲート酸化膜３がこのチャージアップによって
静電破壊されるのが防止されるようなされている。
た電荷は、導電体８に流れ、更にコンタクトホール９を
通って半導体基板１に速やかに逃げるよう構成され、こ
れによってイオン注入の際に、電荷のチャージアップを
防止してゲート酸化膜３がこのチャージアップによって
静電破壊されるのが防止されるようなされている。
上記半導体装置の製造は、例えば半導体基板１の上面に
フィールド酸化膜２及びゲート酸化膜３を積層し、この
フィールド酸化膜２又はゲート酸化膜３にコンタクトホ
ール９を形成しておく。そして、ポリシリコン等の材料
にて、上記配線４及び導電体８を同時にバターニングす
ることによって行うことができる。
フィールド酸化膜２及びゲート酸化膜３を積層し、この
フィールド酸化膜２又はゲート酸化膜３にコンタクトホ
ール９を形成しておく。そして、ポリシリコン等の材料
にて、上記配線４及び導電体８を同時にバターニングす
ることによって行うことができる。
第２図及び第３図は、第２の実施例を示すもので、半導
体基板１の上面には、フィールド酸化膜２及びゲート酸
化膜３が積層され、このゲート酸化膜３の上面には、ポ
リシリコンゲート等の配線４が施されている。
体基板１の上面には、フィールド酸化膜２及びゲート酸
化膜３が積層され、このゲート酸化膜３の上面には、ポ
リシリコンゲート等の配線４が施されている。
そして、上記配線４が施されていない、第３図に示す素
子領域１０以外の部分、即ち上記フィールド酸化膜２の
上面及び一部のゲート酸化膜３の上面は、ポリシリコン
等の上記配線４と同一材料で連続して形成された導電体
８′で覆われ、二の導電体８′の一部は、上記ゲート酸
化膜３に形成したコンタクトホール９′を介して半導体
基板１に接続されている。
子領域１０以外の部分、即ち上記フィールド酸化膜２の
上面及び一部のゲート酸化膜３の上面は、ポリシリコン
等の上記配線４と同一材料で連続して形成された導電体
８′で覆われ、二の導電体８′の一部は、上記ゲート酸
化膜３に形成したコンタクトホール９′を介して半導体
基板１に接続されている。
しかして、イオン注入の際に電荷が導電体８′にチャー
ジアップされ、このチャシアツブされた電荷は、この導
電体８′を流れ、更にコンタクトホール９′を通って半
導体基板１に速やかに逃げるよう構成され、これによっ
てイオン注入の際に、電荷のチャージアップを防止して
ゲート酸化膜３がこのチャージアップによって静電破壊
されるのが防止されるようなされている。
ジアップされ、このチャシアツブされた電荷は、この導
電体８′を流れ、更にコンタクトホール９′を通って半
導体基板１に速やかに逃げるよう構成され、これによっ
てイオン注入の際に、電荷のチャージアップを防止して
ゲート酸化膜３がこのチャージアップによって静電破壊
されるのが防止されるようなされている。
上記半導体装置の製造は、例えば半導体基板１の上面に
フィールド酸化膜２及びゲート酸化膜３を積層し、この
フィールド酸化膜２又はゲート酸化膜３にコンタクトホ
ール９′を形成しておく。
フィールド酸化膜２及びゲート酸化膜３を積層し、この
フィールド酸化膜２又はゲート酸化膜３にコンタクトホ
ール９′を形成しておく。
そして、ポリシリコン等の材料にて、上記配線４及び導
電体８′を同時にバターニングして行うことができる。
電体８′を同時にバターニングして行うことができる。
本発明は上記のような構成であるので、イオン注入の際
にチャージアップされた電荷を速やかに半導体基板に逃
すことができ、これによってチャージアップによるゲー
ト酸化膜の静゛亀破壊を極力防止することができる効果
がある。
にチャージアップされた電荷を速やかに半導体基板に逃
すことができ、これによってチャージアップによるゲー
ト酸化膜の静゛亀破壊を極力防止することができる効果
がある。
第１図は本発明の半導体装置の第１の実施例を示す断面
図、第２図は第２の実施例を示す断面図、第３図は同じ
く平面図、第４図及び第５図は夫々は異なる従来例を示
す断面図である。 １・・・半導体基板、２・・・フィールド酸化膜、３・
・・ゲート酸化膜、４・・・配線、５・・・レジスト、
８゜８′・・・導電体、９．９’ ・・・コンタクトホ
ール。 出願人代理人 佐 藤 −雄 第１図 第２図 第３図 第４図 （ロ） 第４図 第り図
図、第２図は第２の実施例を示す断面図、第３図は同じ
く平面図、第４図及び第５図は夫々は異なる従来例を示
す断面図である。 １・・・半導体基板、２・・・フィールド酸化膜、３・
・・ゲート酸化膜、４・・・配線、５・・・レジスト、
８゜８′・・・導電体、９．９’ ・・・コンタクトホ
ール。 出願人代理人 佐 藤 −雄 第１図 第２図 第３図 第４図 （ロ） 第４図 第り図
Claims (1)
- 【特許請求の範囲】 １、半導体基板上に酸化膜を設け、この酸化膜の上面に
配線を施した半導体装置において、表面にイオン注入際
に上記配線の一部を覆うレジストと交差するとともにコ
ンタクトホールを介して上記半導体基板に接続させた導
電体を設けたことを特徴とする半導体装置。 ２、半導体基板上に酸化膜を設け、この酸化膜の上面に
配線を施した半導体装置において、表面の素子領域以外
の領域を上記半導体基板に接続した導電体で覆ったこと
を特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63087950A JPH01259529A (ja) | 1988-04-09 | 1988-04-09 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63087950A JPH01259529A (ja) | 1988-04-09 | 1988-04-09 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01259529A true JPH01259529A (ja) | 1989-10-17 |
Family
ID=13929166
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63087950A Pending JPH01259529A (ja) | 1988-04-09 | 1988-04-09 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01259529A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5593268A (en) * | 1978-12-30 | 1980-07-15 | Fujitsu Ltd | Manufacture of semiconductor device |
| JPS6057670A (ja) * | 1983-09-08 | 1985-04-03 | Clarion Co Ltd | 半導体装置の製造方法 |
| JPS62232123A (ja) * | 1986-03-31 | 1987-10-12 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
-
1988
- 1988-04-09 JP JP63087950A patent/JPH01259529A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5593268A (en) * | 1978-12-30 | 1980-07-15 | Fujitsu Ltd | Manufacture of semiconductor device |
| JPS6057670A (ja) * | 1983-09-08 | 1985-04-03 | Clarion Co Ltd | 半導体装置の製造方法 |
| JPS62232123A (ja) * | 1986-03-31 | 1987-10-12 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH09321220A (ja) | 薄膜型の静電放電保護構造を有するマイクロエレクトロニクス・デバイス | |
| US5629227A (en) | Process of making ESD protection devices for use with antifuses | |
| KR20010040949A (ko) | 링 형상의 정전 방전 보호영역을 구비한 마스크 모서리를가진 포토마스크 | |
| US5525544A (en) | Semiconductor device with a MOS structure and a manufacturing method thereof | |
| US5079609A (en) | Semiconductor device having dielectric breakdown protection element and method of fabricating same | |
| US5290709A (en) | Method of manufacturing semiconductor device | |
| JP2748938B2 (ja) | 半導体集積回路装置 | |
| JPH0256969A (ja) | 薄膜半導体装置 | |
| JPH0491422A (ja) | 半導体装置の製造方法 | |
| JPH02164061A (ja) | 半導体装置 | |
| KR100575861B1 (ko) | 반도체 소자의 정전기 방지 구조 | |
| JPH0929676A (ja) | 半導体デバイスのハンドリング装置 | |
| JPS627167A (ja) | ダイオ−ドの形成方法 | |
| KR19980015774A (ko) | 반도체 장치의 캐패시터 형성방법 | |
| JPH0691204B2 (ja) | 半導体集積回路装置 | |
| KR20030002631A (ko) | 반도체 소자의 정전기 방지 구조 | |
| JPH01134916A (ja) | 半導体装置の製造方法 | |
| KR100290788B1 (ko) | 반도체 소자의 정전기 방지 구조 | |
| JPH0371625A (ja) | 半導体装置の製造方法 | |
| JPS62265763A (ja) | 半導体集積回路装置 | |
| JPH06252365A (ja) | 半導体記憶装置の製造方法 | |
| KR970006251B1 (ko) | 반도체 장치 | |
| KR20000000890A (ko) | 반도체 장치 및 그의 제조방법 | |
| JPH06268150A (ja) | 半導体素子 | |
| KR19980030514A (ko) | 이에스디(esd) 보호회로 |