JPS62237814A - 誤り訂正符号化装置 - Google Patents
誤り訂正符号化装置Info
- Publication number
- JPS62237814A JPS62237814A JP8153886A JP8153886A JPS62237814A JP S62237814 A JPS62237814 A JP S62237814A JP 8153886 A JP8153886 A JP 8153886A JP 8153886 A JP8153886 A JP 8153886A JP S62237814 A JPS62237814 A JP S62237814A
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- JP
- Japan
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- data
- error correction
- memory
- correction coding
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[産業上の利用分野]
本発明は誤り訂正コーディング装置に関する。
[従来の技術]
例えば、光ディスク等の記録媒体に音声や画像をディジ
タル信号の形で書き込む場合、記録媒体の欠陥や書き込
みミス、ゴミ、ホコリ、傷等による読み出し不良等を防
止するため、誤り訂正コードを記録信号に付して記録す
ることは周知のところである。
タル信号の形で書き込む場合、記録媒体の欠陥や書き込
みミス、ゴミ、ホコリ、傷等による読み出し不良等を防
止するため、誤り訂正コードを記録信号に付して記録す
ることは周知のところである。
この誤り訂正コードの中で、CIRCはDAD (ディ
ジタルオーディオディスク)に採用されており、訂正能
力の高い方式として知られている。
ジタルオーディオディスク)に採用されており、訂正能
力の高い方式として知られている。
今、入力ディジタルオーディオ信号群にCIRCエンコ
ーディング処理を行なおうとする場合、第2図の機能ブ
ロック図に示すような処理方式が規格化されている。
ーディング処理を行なおうとする場合、第2図の機能ブ
ロック図に示すような処理方式が規格化されている。
同図に示すように、人力信号は8ビツトを1ワードとし
て、24ワード、1ブロツクを単位として扱われる。
て、24ワード、1ブロツクを単位として扱われる。
連続的に入力されるディジタルオーディオ信号は以下に
詳述するようなアルゴリズムに従って処理される。
詳述するようなアルゴリズムに従って処理される。
l)連続的に入力されるディジタルオーディオ信号は2
4ワードを1ブロツクとしたWinO〜Win23の並
列なデータとされる。
4ワードを1ブロツクとしたWinO〜Win23の並
列なデータとされる。
2) WinO〜Win3.Win8 〜Winl
l、Win16 〜Win19 に関しては、遅延要
素DIにより2ブロツク分遅延する。
l、Win16 〜Win19 に関しては、遅延要
素DIにより2ブロツク分遅延する。
3) この遅延要素り、内で、データのスクランブル(
順序入れ換え)をかける。
順序入れ換え)をかける。
4) スクランブル後の全データを演算回路C2で演算
して、誤り訂正コードQ l−Q 4を演算する。この
時点で、1ブロツクは誤り訂正コードQ1〜Q4を含む
28ワードのデータ群となる。
して、誤り訂正コードQ l−Q 4を演算する。この
時点で、1ブロツクは誤り訂正コードQ1〜Q4を含む
28ワードのデータ群となる。
5)全28ワードのデータのそれぞれに遅延要素D2を
介して、0ブロツク分から4ブロツク分おきに108ブ
ロツク分まで、異なる遅延をかける。
介して、0ブロツク分から4ブロツク分おきに108ブ
ロツク分まで、異なる遅延をかける。
6) 遅延処理後の全データを演算回路C3で演算して
、誤り訂正コードP1〜P4を演算する。この時点でデ
ータの1ブロツクは誤り訂正コードP1〜P4を含む1
ブロツク32ワードのデータ群となる。
、誤り訂正コードP1〜P4を演算する。この時点でデ
ータの1ブロツクは誤り訂正コードP1〜P4を含む1
ブロツク32ワードのデータ群となる。
7) 遅延要素D3を介して、全32ワードのデータに
関して1ワード置きに1ブロツク分ずつの遅延をかけ、
q1〜Q4.PI NF2の各誤り訂正コードには反転
をかけ、WoutONWout23.QoutlxQo
ut4゜Poutl NPout4までの32ワードの
並列データとして送出する。
関して1ワード置きに1ブロツク分ずつの遅延をかけ、
q1〜Q4.PI NF2の各誤り訂正コードには反転
をかけ、WoutONWout23.QoutlxQo
ut4゜Poutl NPout4までの32ワードの
並列データとして送出する。
上述の処理は周知のところであるが、これを実現するた
めのハードウェアとしては種々の構成が考えられる。
めのハードウェアとしては種々の構成が考えられる。
例えば、第2図に示す機能ブロックをそのままハードウ
ェア化した構成が考えられる。ところが、この方式では
人力信号を28ワ一ド分のパラレルデータに置き換えた
上で全てのデータをパラレル処理することとなるため、
配線量が増大し、処理が複雑になるという問題点がある
。
ェア化した構成が考えられる。ところが、この方式では
人力信号を28ワ一ド分のパラレルデータに置き換えた
上で全てのデータをパラレル処理することとなるため、
配線量が増大し、処理が複雑になるという問題点がある
。
これに対して、第2図の人力信号をメモリに書き込み各
遅延要素D1〜03の遅延量を見込んで該メモリよりデ
ータをアドレスしてゆき、メモリ上にて誤り訂正符号化
した上でデータを順次読み出すという手法が知られてい
る。この構成では、メモリを適宜アドレスしながら、デ
ータのリードライトで最終的にフォーマット化されたデ
ータ列を得ることができるため、処理が簡略化され、ハ
ードウェアの簡略化の上で有効である。
遅延要素D1〜03の遅延量を見込んで該メモリよりデ
ータをアドレスしてゆき、メモリ上にて誤り訂正符号化
した上でデータを順次読み出すという手法が知られてい
る。この構成では、メモリを適宜アドレスしながら、デ
ータのリードライトで最終的にフォーマット化されたデ
ータ列を得ることができるため、処理が簡略化され、ハ
ードウェアの簡略化の上で有効である。
以上ディジタルオーディオ信号を光ディスクに記録する
場合について説明したが、次に、光ディスクにテレビジ
ョン静止画信号をディジタル記録する場合を考えるに、
ディジタルオーディオ信号の記録再生と以下の点で異な
る。
場合について説明したが、次に、光ディスクにテレビジ
ョン静止画信号をディジタル記録する場合を考えるに、
ディジタルオーディオ信号の記録再生と以下の点で異な
る。
1) オーディオ信号はサンプリング周波数が44.1
にH2であるのに対して、映像信号は10〜14MHz
である。
にH2であるのに対して、映像信号は10〜14MHz
である。
2) オーディオ信号は連続的な信号であるのに対して
、テレビジョン静止画信号は例えばNTSC方式の場合
はl/30秒の単位信号である。
、テレビジョン静止画信号は例えばNTSC方式の場合
はl/30秒の単位信号である。
上述のことからも判るように、オーディオ信号に対して
は、(:IRCコーディング等に関しては連続処理が原
則であり、一方サンプリング周波数が低いため、これが
可能となっている。
は、(:IRCコーディング等に関しては連続処理が原
則であり、一方サンプリング周波数が低いため、これが
可能となっている。
これに対して、映像信号はサンプリング周波数が高いた
め、光ディスク等の応答性をこれに追従させることは困
難であり、併せてCIRCのコーディングについ゛ても
演算処理速度が間に合わないという理由から、フレーム
メモリ等を介在させて時間軸の変換を行なってやる必要
がある。
め、光ディスク等の応答性をこれに追従させることは困
難であり、併せてCIRCのコーディングについ゛ても
演算処理速度が間に合わないという理由から、フレーム
メモリ等を介在させて時間軸の変換を行なってやる必要
がある。
この場合、画像をフレームメモリに一度記憶させた後に
光ディスクの転送レートに合せて順次画像信号を読み出
し、これにCIRCのコーディングを行うこととなる。
光ディスクの転送レートに合せて順次画像信号を読み出
し、これにCIRCのコーディングを行うこととなる。
[発明が解決しようとする問題点]
ところが、テレビジョン静止画信号を光ディスクに記録
する場合、連続信号を連続的にリアルタイムでコーディ
ングすることを前提としたコーディグ回路を用いること
はフレームメモリの他にもメモリを持たなければならず
、演算回路も高速化しなければならない等、システム的
に冗長な点が多い。
する場合、連続信号を連続的にリアルタイムでコーディ
ングすることを前提としたコーディグ回路を用いること
はフレームメモリの他にもメモリを持たなければならず
、演算回路も高速化しなければならない等、システム的
に冗長な点が多い。
本発明は、上記従来技術の問題点を解消し、簡単な回路
構成において画像信号の誤り訂正符号化が可能な誤り訂
正コーディング装置を提供することを目的とする。
構成において画像信号の誤り訂正符号化が可能な誤り訂
正コーディング装置を提供することを目的とする。
[問題点を解決するための手段]
本発明の誤り訂正コーディング装置はアナログ画像信号
をディジタル信号化する変換手段と、変換手段によって
得られたディジタル画像信号を1画面分毎に周期的に格
納する格納手段と、格納手段内のデータをシフトまたは
入れ換えしながら演算処理することによって、当該デー
タに誤り訂正コードを付加し誤り訂正符号化を行なう手
段とを具えたものである。
をディジタル信号化する変換手段と、変換手段によって
得られたディジタル画像信号を1画面分毎に周期的に格
納する格納手段と、格納手段内のデータをシフトまたは
入れ換えしながら演算処理することによって、当該デー
タに誤り訂正コードを付加し誤り訂正符号化を行なう手
段とを具えたものである。
[実施例]
以下、図面を参照しながら本発明を実施例を用いて説明
する。
する。
第1図は本発明の一実施例として本発明を適用した誤り
訂正コーディング装置のブロック図を示す。
訂正コーディング装置のブロック図を示す。
第1図において、2は入力されたアナログテレビジョン
信号を4 fscでサンプリングして8ビツトのディジ
タル信号に変換するアナログ/ディジタル(^/D)変
換器、 4はディジタル化されたテレビジョン信号および演算さ
れた誤り訂正コードを格納するフレームメモリ、 6はフレームメモリ4をアクセスするためのメモリコン
トローラ、 8は中央演算処理装置(CPU)、 10は誤り訂正コードを演算する場合の参照メモリテー
ブル、 12はフレームメモリ4から導出された誤り訂正コーデ
ィングされたディジタル信号をEFM(8−14変換変
調)し、周知のDSVコードを付けて送出する変調回路
、 14はデータバス、 16はアドレスバス、 をそれぞれ示すものである。
信号を4 fscでサンプリングして8ビツトのディジ
タル信号に変換するアナログ/ディジタル(^/D)変
換器、 4はディジタル化されたテレビジョン信号および演算さ
れた誤り訂正コードを格納するフレームメモリ、 6はフレームメモリ4をアクセスするためのメモリコン
トローラ、 8は中央演算処理装置(CPU)、 10は誤り訂正コードを演算する場合の参照メモリテー
ブル、 12はフレームメモリ4から導出された誤り訂正コーデ
ィングされたディジタル信号をEFM(8−14変換変
調)し、周知のDSVコードを付けて送出する変調回路
、 14はデータバス、 16はアドレスバス、 をそれぞれ示すものである。
第1図のフレームメモリ4は模式的に示すと第3図に示
す如き構成を有する。
す如き構成を有する。
このメモリ4はディジタルデータを8 bit1ワード
として、ワード単位で行にして32行(M(0,i)〜
M(31,i))、列にして16384列(M(J、0
)〜M (j 、16383))の容量を有する。なお
、iは列番号、jは行番号を表わす。行の1行目から1
2行目までが第1のデータエリアAo+ 、 13行目
から16行目が誤り訂正コードq、〜q4のエリア八〇
、 17行目から28行目が第2のデータエリアAr、
2.29行目から32行目が誤り訂正コードP、−P、
のエリアApを構成する。
として、ワード単位で行にして32行(M(0,i)〜
M(31,i))、列にして16384列(M(J、0
)〜M (j 、16383))の容量を有する。なお
、iは列番号、jは行番号を表わす。行の1行目から1
2行目までが第1のデータエリアAo+ 、 13行目
から16行目が誤り訂正コードq、〜q4のエリア八〇
、 17行目から28行目が第2のデータエリアAr、
2.29行目から32行目が誤り訂正コードP、−P、
のエリアApを構成する。
メモリ総容量は従って、16384 x 32= 52
4288(バイト)である。
4288(バイト)である。
次いで、第4図を参照して第1図の誤り訂正コーディン
グ装置の動作を説明する。
グ装置の動作を説明する。
(ステップSl)
先ず、データ書き込みに当って、フレームメモリ4のア
ドレスを次のようにコントロールする。
ドレスを次のようにコントロールする。
1フレームのアナログテレビジョン画像信号を4 fs
cでサンプリングする場合、4 fscの477334
カウントを要する。該1フレ一ム期間は時間に換算する
と1730秒である。
cでサンプリングする場合、4 fscの477334
カウントを要する。該1フレ一ム期間は時間に換算する
と1730秒である。
このサンプリングデータ中、フレームメモリ4には
IH当り 81Bサンプル
1フレーム当り 48111
合計816 x 481 = 392496サンプル分
を記憶する。
を記憶する。
今、記憶すべきサンプルデータに合せて、0〜3924
95カウントするカウンタをメモリコントローラ6中で
起動する。
95カウントするカウンタをメモリコントローラ6中で
起動する。
順次入力されるデータの24ワ一ド分は1つのブロック
中でWO〜W23 と称し、 該データをフレームメモリ4のアドレスM(o、i)〜
M(23,i)に入力順に記録する(i=0〜1635
3 )。
中でWO〜W23 と称し、 該データをフレームメモリ4のアドレスM(o、i)〜
M(23,i)に入力順に記録する(i=0〜1635
3 )。
(ステップS2)
この状態で、アドレスM(o;j)〜M(3,i) 、
M(8,i)〜M(tt、i) 、M(16,I)1〜
M (19、i)のデータのみを左に2ブロック分シフ
トしてM(0,i+2)〜M (3、i+2) 。
M(8,i)〜M(tt、i) 、M(16,I)1〜
M (19、i)のデータのみを左に2ブロック分シフ
トしてM(0,i+2)〜M (3、i+2) 。
M (8、i+2)M〜(11,i+2) 、M(16
,i+2)〜M(19,i+2)のデータとする。
,i+2)〜M(19,i+2)のデータとする。
(ステップS3,54 )
この場合、左端からはみ出たデータは同一行の右端から
順次大れてやる。
順次大れてやる。
なお、この場合、データをシフトすべき行番Nは、
で与えられる。但し、TNTは整数変換(小数以下切捨
て)である。
て)である。
〔ステップSS)
次に、各行間でスクランブルをかけるが、スクランブル
は、 ”22+”23 → M (26、i) 、M (2
7、1)Wl4 、WIS −M (24、i) 、
M (25、1)W6.W、 −M(22,i)
、M(23,1)W2.W3 → M(8、i)、
M(7、+)W8.W9 → M(2、i)、M(
3,1)Wl。、W++ −M(8、i) 、M(
9,1)Wlll、Wl9 → M(10,i)、
M(11,i)” l 2 + W + 3 →
M(18,i)、M(19,1)W5″W宜7 W6 ° Wl6 なる処理を通じて実施する。なお、→は該フレームメモ
リ上での6動、→は交換を表わす。
は、 ”22+”23 → M (26、i) 、M (2
7、1)Wl4 、WIS −M (24、i) 、
M (25、1)W6.W、 −M(22,i)
、M(23,1)W2.W3 → M(8、i)、
M(7、+)W8.W9 → M(2、i)、M(
3,1)Wl。、W++ −M(8、i) 、M(
9,1)Wlll、Wl9 → M(10,i)、
M(11,i)” l 2 + W + 3 →
M(18,i)、M(19,1)W5″W宜7 W6 ° Wl6 なる処理を通じて実施する。なお、→は該フレームメモ
リ上での6動、→は交換を表わす。
この処理に当って、自分の行き先き行アドレス八〇は次
のようにして演算することができる。
のようにして演算することができる。
j−0〜23とすると、
但し、INTは演算結果の整数部分のみを有効とする。
(ステップS6)
上の処理の後、フレームメモリ4の各列毎に訂正コード
Q 1. Q2 、 Q3 、 Q4
を演算する。この場合、演算はcpuaにおいて、参照
メモリテーブル10を参照しながら周知のマトリクス演
算を実施する。
メモリテーブル10を参照しながら周知のマトリクス演
算を実施する。
演算結果は
Q+ → M(12,1)
Q2 → M(13,1)
Q3 − M(14,1)
Q4 = M(15,i)
に格納する。
(ステップS7)
しかる後、アドレスM (0、i)〜M(27,i)を
左にシフトするが、各行番jに対して、シフトすべきブ
ロック数はjX4である。
左にシフトするが、各行番jに対して、シフトすべきブ
ロック数はjX4である。
〔ステップS8.S9 )
この場合、左端からはみ出たデータは同一行の右端から
順次シフトしながら入れてやる。
順次シフトしながら入れてやる。
(ステップ510 )
次に、M (0、i)〜M(27,i)のデータを用い
てフレームメモリ4の各列毎に訂正コード PlJ P2.P3.P4 を演算する。この場合、演算はcpuaにおいて、参照
メモリテーブルlOを参照しながら行うが、この演算は
マトリクス演算でも割算でも実施可能である。
てフレームメモリ4の各列毎に訂正コード PlJ P2.P3.P4 を演算する。この場合、演算はcpuaにおいて、参照
メモリテーブルlOを参照しながら行うが、この演算は
マトリクス演算でも割算でも実施可能である。
演算結果は
Pl → M(28,1)
P2− M (29、i)
P、 −M(30,f)
P4 → M(31,i)
に格納する。
(ステップSll )
しかる後に、偶数行のデータだけを左に1ブロック分シ
フトする。
フトする。
〔ステップ512 )
次に、M(12,i)〜M(15,i)のデータM(2
8,i)〜M(31,i)のデータを全て反転する。
8,i)〜M(31,i)のデータを全て反転する。
〔ステップS12〕
しかる後に、フレームメモリ4より不図示の光記録媒体
の転送レートに合致する速度で、データをM (0、0
)〜M(31,0) 、 M(0,1)〜M (31、
1)・・・M(0゜18353)〜M(31,1835
3)の順に読み出し、変調回路l2を通じてEFM(8
→14変換変調)処理し、3ビツトのDSVコードを付
して不図示の記録系に送出する。
の転送レートに合致する速度で、データをM (0、0
)〜M(31,0) 、 M(0,1)〜M (31、
1)・・・M(0゜18353)〜M(31,1835
3)の順に読み出し、変調回路l2を通じてEFM(8
→14変換変調)処理し、3ビツトのDSVコードを付
して不図示の記録系に送出する。
上述の如き構成によれば、
1)画像データを格納するメモリをクロスインターリー
ブリードソロモン符号化を行う時の変換用のメモリとし
て共用できるため、メモリが節約できる。
ブリードソロモン符号化を行う時の変換用のメモリとし
て共用できるため、メモリが節約できる。
2)画像データ用のメモリが時間調整用のバッファとし
て作用するため、演算回路に高速性が不要となり、この
ため従来は高速化のためにテーブル参照を多用していた
のに対して、一定のアルゴリズムでアドレスやデータの
演算が可能となり、この分のメモリを節約することがで
きる。
て作用するため、演算回路に高速性が不要となり、この
ため従来は高速化のためにテーブル参照を多用していた
のに対して、一定のアルゴリズムでアドレスやデータの
演算が可能となり、この分のメモリを節約することがで
きる。
3) CIRCを1画面分の画像データ毎に周期的に
lかけることにより、誤り訂正符号化処理の画像データ
蓄積用メモリを削減し、光ディスク等に画像データを記
録させることができる。
lかけることにより、誤り訂正符号化処理の画像データ
蓄積用メモリを削減し、光ディスク等に画像データを記
録させることができる。
なお、上記実施例では、CIRCが1ユニツトのデータ
群で周期的に作用するような場合を例示したが、該フレ
ームメモリにCIRCの波及分の冗長エリアを設けるこ
とにより、コンパクトディスク(CD)等の如く、順次
に作用させるような構成も可能であり、この場合には動
画像データの記録が可能となる。
群で周期的に作用するような場合を例示したが、該フレ
ームメモリにCIRCの波及分の冗長エリアを設けるこ
とにより、コンパクトディスク(CD)等の如く、順次
に作用させるような構成も可能であり、この場合には動
画像データの記録が可能となる。
また、上記実施例では、CIRCコードを例にとって説
明したが、これに限らず各種のクロスインターリーブ符
号に適用可能なことは云うまでもない。
明したが、これに限らず各種のクロスインターリーブ符
号に適用可能なことは云うまでもない。
[発明の効果]
以上述べたように、本発明によれば、簡単な回路構成に
おいて画像信号の誤り訂正符号化が可能な誤り訂正コー
ディング装置を得ることができる。
おいて画像信号の誤り訂正符号化が可能な誤り訂正コー
ディング装置を得ることができる。
第1図は本発明の一実施例として本発明を適用した誤り
訂正コーディング装置のブロック図、第2図はCIRC
エンコーディング処理を説明するための構成ブロック図
、 第3図は第2図のフレームメモリの模式図、第4図は本
発明の主要動作のフローチャートである。 2・−A/D変換器、 4・・・フレームメモリ、 6・・・メモリコントローラ、 8・・・CPt1 。 10・・・参照メモリテーブル、 12・・・変調回路。
訂正コーディング装置のブロック図、第2図はCIRC
エンコーディング処理を説明するための構成ブロック図
、 第3図は第2図のフレームメモリの模式図、第4図は本
発明の主要動作のフローチャートである。 2・−A/D変換器、 4・・・フレームメモリ、 6・・・メモリコントローラ、 8・・・CPt1 。 10・・・参照メモリテーブル、 12・・・変調回路。
Claims (1)
- 【特許請求の範囲】 アナログ画像信号をディジタル信号化する変換手段と、 該変換手段によって得られたディジタル画像信号を1画
面分毎に周期的に格納する格納手段と、該格納手段内の
データをシフトまたは入れ換えしながら演算処理するこ
とによって、当該データに誤り訂正コードを付加し誤り
訂正符号化を行なう手段とを具えたことを特徴とする誤
り訂正コーディング装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8153886A JPS62237814A (ja) | 1986-04-09 | 1986-04-09 | 誤り訂正符号化装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8153886A JPS62237814A (ja) | 1986-04-09 | 1986-04-09 | 誤り訂正符号化装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62237814A true JPS62237814A (ja) | 1987-10-17 |
Family
ID=13749073
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8153886A Pending JPS62237814A (ja) | 1986-04-09 | 1986-04-09 | 誤り訂正符号化装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62237814A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5999892A (ja) * | 1982-11-30 | 1984-06-08 | Nippon Hoso Kyokai <Nhk> | デジタル信号伝送方式 |
| JPS59176986A (ja) * | 1983-03-26 | 1984-10-06 | Sony Corp | デイジタルデ−タ伝送装置 |
| JPS60196087A (ja) * | 1984-03-19 | 1985-10-04 | Matsushita Electric Ind Co Ltd | 映像信号伝送装置 |
-
1986
- 1986-04-09 JP JP8153886A patent/JPS62237814A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5999892A (ja) * | 1982-11-30 | 1984-06-08 | Nippon Hoso Kyokai <Nhk> | デジタル信号伝送方式 |
| JPS59176986A (ja) * | 1983-03-26 | 1984-10-06 | Sony Corp | デイジタルデ−タ伝送装置 |
| JPS60196087A (ja) * | 1984-03-19 | 1985-10-04 | Matsushita Electric Ind Co Ltd | 映像信号伝送装置 |
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