JPS62243355A - Ｃｍｏｓ型半導体装置の製造方法 - Google Patents
Ｃｍｏｓ型半導体装置の製造方法Info
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- JPS62243355A JPS62243355A JP61086483A JP8648386A JPS62243355A JP S62243355 A JPS62243355 A JP S62243355A JP 61086483 A JP61086483 A JP 61086483A JP 8648386 A JP8648386 A JP 8648386A JP S62243355 A JPS62243355 A JP S62243355A
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- type impurity
- semiconductor device
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
- H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
- H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
-
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
- H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
-
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
- H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
- H10D84/85—Complementary IGFETs, e.g. CMOS
- H10D84/859—Complementary IGFETs, e.g. CMOS comprising both N-type and P-type wells, e.g. twin-tub
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、ＣＭＯＳ型半導体装置、特に両ウェル構造の
ＣＭＯＳ型半導体装置の製造方法に関する。
ＣＭＯＳ型半導体装置の製造方法に関する。
従来の技術
近年半導体装置は、低消費電力の要求からＣＭＯＳ型半
導体装置の開発が活発に行なわれている。このＣＭＯＳ
型半導体装置にはＰウェル方式、Ｎウェル方式および両
ウェル方式の３通りがある。そしてトランジスタの微細
化を行うためにはＮチャンネル、Ｐチャンネルそれぞれ
を独立に最適化できる両ウェル方式が最も有力とされて
いる。
導体装置の開発が活発に行なわれている。このＣＭＯＳ
型半導体装置にはＰウェル方式、Ｎウェル方式および両
ウェル方式の３通りがある。そしてトランジスタの微細
化を行うためにはＮチャンネル、Ｐチャンネルそれぞれ
を独立に最適化できる両ウェル方式が最も有力とされて
いる。
両ウェル構造の形成方法としては２回のマスク工程を経
て形成する方法やり、Ｃ０Ｐａｒｒｉｌｌｏ （アイ・
イー・ディー・エム８０テクニ力ルダイジエストレポー
ト７５２頁）らによって提案されたマスク工程は１回で
、セルファラインで両ウェルを形成する方法などがある
。後者の方法による製造工程を第２図ａ〜第２図Ｏに示
す。
て形成する方法やり、Ｃ０Ｐａｒｒｉｌｌｏ （アイ・
イー・ディー・エム８０テクニ力ルダイジエストレポー
ト７５２頁）らによって提案されたマスク工程は１回で
、セルファラインで両ウェルを形成する方法などがある
。後者の方法による製造工程を第２図ａ〜第２図Ｏに示
す。
まず第２図ａに示すように、Ｎ型シリコン基板１の表面
上に熱酸化膜２を成長させ、次に窒化シリコン膜３を成
長させ、フォトレジストマスク４を用いて窒化シリコン
膜３を選択除去する。その後リンイオンの注入を行い、
ｎ型拡散層６を形成する。次に第２図すに示すようにフ
ォトレジストマスク４を除去し、窒化シリコン膜３をマ
スクとして選択酸化を行い、ｎ型拡散層５の土に厚い酸
化膜６を成長させる。次に窒化シリコン膜３を除去し、
厚い酸化膜６をマスクとして、ボロンイオンの注入を行
い、Ｐ型拡散層７を形成する。その後第２図Ｃに示すよ
うにドライブイン工程を経て、Ｎウェル８およびＰウェ
ル９の形成が行なわれる。
上に熱酸化膜２を成長させ、次に窒化シリコン膜３を成
長させ、フォトレジストマスク４を用いて窒化シリコン
膜３を選択除去する。その後リンイオンの注入を行い、
ｎ型拡散層６を形成する。次に第２図すに示すようにフ
ォトレジストマスク４を除去し、窒化シリコン膜３をマ
スクとして選択酸化を行い、ｎ型拡散層５の土に厚い酸
化膜６を成長させる。次に窒化シリコン膜３を除去し、
厚い酸化膜６をマスクとして、ボロンイオンの注入を行
い、Ｐ型拡散層７を形成する。その後第２図Ｃに示すよ
うにドライブイン工程を経て、Ｎウェル８およびＰウェ
ル９の形成が行なわれる。
発明が解決しようとする問題点
しかし、上述の従来例は、熱酸化工程や窒化シリコン膜
成長工程、窒化シリコン膜選択除去工程など工程数が多
いという問題点を有している。
成長工程、窒化シリコン膜選択除去工程など工程数が多
いという問題点を有している。
本発明は、製造工程数を少なくしつつ、両ウェル構造を
有するＣＭＯＳ型半導体装置の製造方法を提供するもの
である。
有するＣＭＯＳ型半導体装置の製造方法を提供するもの
である。
問題点を解決するだめの手段
本発明の方法は、一導電型を有する半導体基板内のＮウ
ェルとなるべき領域に、フォトレジストマスクを用いて
、低濃度のリンイオンと高濃度のヒ素イオンの注入を行
い、フォトレジスト除去後熱酸化を行うことによって、
イオン注入領域上に厚い酸化膜、他の領域に薄い酸化膜
を形成し、次いでセルファライン方法によって、薄い酸
化膜を有する領域側にボロンイオン注入によるＰ型層の
形成を行い、その後、ドライブイン工程を行うことによ
ってＮウェルおよびＰウェルを同時に形成しようとする
ものである。
ェルとなるべき領域に、フォトレジストマスクを用いて
、低濃度のリンイオンと高濃度のヒ素イオンの注入を行
い、フォトレジスト除去後熱酸化を行うことによって、
イオン注入領域上に厚い酸化膜、他の領域に薄い酸化膜
を形成し、次いでセルファライン方法によって、薄い酸
化膜を有する領域側にボロンイオン注入によるＰ型層の
形成を行い、その後、ドライブイン工程を行うことによ
ってＮウェルおよびＰウェルを同時に形成しようとする
ものである。
作用
本発明の方法によれば、高濃度のヒ素イオン注入領域の
増速酸化を利用し、高濃度ヒ素イオン注入領域上に厚い
酸化膜、他の領域」−に薄い酸化膜を形成させることに
より、Ｐ型ウェル形成のため６ ・ の酸化膜マスクをセルファラインで形成できる。
増速酸化を利用し、高濃度ヒ素イオン注入領域上に厚い
酸化膜、他の領域」−に薄い酸化膜を形成させることに
より、Ｐ型ウェル形成のため６ ・ の酸化膜マスクをセルファラインで形成できる。
即ち、従来例のごとき窒化シリコン膜成長や窒化シリコ
ン膜選択除去工程等を必要とせずプロセスが簡単である
にもかかわらず、両ウェル構造を有するＣＭＯＳ型半導
体装置が得られる。
ン膜選択除去工程等を必要とせずプロセスが簡単である
にもかかわらず、両ウェル構造を有するＣＭＯＳ型半導
体装置が得られる。
実施例
次に本発明によるＣＭＯＳ型半導体装置の製造方法を第
１図ａ〜第１図Ｃの図面を用いて説明する。ここでは一
実施例としてＮ型基板を用いた場合について述べるが、
Ｐ型基板、エビ基板等も全く同様である。
１図ａ〜第１図Ｃの図面を用いて説明する。ここでは一
実施例としてＮ型基板を用いた場合について述べるが、
Ｐ型基板、エビ基板等も全く同様である。
まず第１図ａのように、ｎ型基板１上のフォトレジスト
膜１０をマスクとしてリンイオンを１００ＫｅＶ、４ｘ
１０ｃｍ 注入し、ｎ型拡散層６を形成し、次いでヒ
素イオン１０〜２５ ＫｅＶの低加速エネルギーで、１
ｘ１０１４ｃｒ１１−２ 以上注入し、第２のｎ型拡散
層１１を形成する。フォトレジスト除去後１０ｏＯ°Ｃ
以上で熱酸化を行うことにより高６ページ 長し一方、他の領域には約２００変形度の酸化膜６ｂが
成長するその後ボロンイオンを６０ ＫｅＶで５Ｘ１０
Ｃｍ 注入しＰ型拡散層７を形成する。
膜１０をマスクとしてリンイオンを１００ＫｅＶ、４ｘ
１０ｃｍ 注入し、ｎ型拡散層６を形成し、次いでヒ
素イオン１０〜２５ ＫｅＶの低加速エネルギーで、１
ｘ１０１４ｃｒ１１−２ 以上注入し、第２のｎ型拡散
層１１を形成する。フォトレジスト除去後１０ｏＯ°Ｃ
以上で熱酸化を行うことにより高６ページ 長し一方、他の領域には約２００変形度の酸化膜６ｂが
成長するその後ボロンイオンを６０ ＫｅＶで５Ｘ１０
Ｃｍ 注入しＰ型拡散層７を形成する。
（第１図ｂ）次いで第１図Ｃに示すように熱酸化膜を除
去し１２００°Ｃで６時間窒素雰囲気中にて、熱処理を
行うことにより、ｎ型ウェル８およびＰ型ウェル９が形
成される。
去し１２００°Ｃで６時間窒素雰囲気中にて、熱処理を
行うことにより、ｎ型ウェル８およびＰ型ウェル９が形
成される。
以降は公知の技術にて、ｎ型ウェル内にはＰチャンネル
トランジスタ、Ｐ型つェル内にはＮチャンネルトランジ
スタを形成し、ＣＭＯＳ型半導体装置が得られる。
トランジスタ、Ｐ型つェル内にはＮチャンネルトランジ
スタを形成し、ＣＭＯＳ型半導体装置が得られる。
発明の効果
上述した本発明の方法によれば、プロセスが簡単である
にもかかわらず、両ウェル構造を有するＣＭＯＳ型半導
体装置が得られる。
にもかかわらず、両ウェル構造を有するＣＭＯＳ型半導
体装置が得られる。
第１図ａ〜第１図Ｃは本発明の製造方法を説明するだめ
の工程断面図、第２図は従来の製造方法を説明するだめ
の工程断面図である。 １・・・・・・シリコン基板、２・・・・・・熱酸化膜
、３・・・・・７ ・・−１ 窒化シリコン膜、４・・・・・・フォトレジストマスク
、６・・・・・・ｎ型拡散層、６・・・・・厚い酸化膜
、７・・・・・・Ｐ型拡散層、８・・・・・・ｎ型つニ
ノペ９・・・・・Ｐ型ウェル、１ｏ・・・・・・フォト
レジスト膜、１１・・・・・・第２のｎ型拡散層、６ａ
・・・・・・厚い酸化膜、６ｂ・・・・・・薄い酸化膜
。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名すつ
の工程断面図、第２図は従来の製造方法を説明するだめ
の工程断面図である。 １・・・・・・シリコン基板、２・・・・・・熱酸化膜
、３・・・・・７ ・・−１ 窒化シリコン膜、４・・・・・・フォトレジストマスク
、６・・・・・・ｎ型拡散層、６・・・・・厚い酸化膜
、７・・・・・・Ｐ型拡散層、８・・・・・・ｎ型つニ
ノペ９・・・・・Ｐ型ウェル、１ｏ・・・・・・フォト
レジスト膜、１１・・・・・・第２のｎ型拡散層、６ａ
・・・・・・厚い酸化膜、６ｂ・・・・・・薄い酸化膜
。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名すつ
Claims (2)
- （１）一導電型の半導体基板内のＮ型ウェルを形成する
領域にフォトレジストマスクを用いて第１のＮ型不純物
と第２のＮ型不純物を注入する工程と、前記フォトレジ
ストマスクを除去後、熱酸化処理を行う工程と、前記熱
酸化処理により形成された酸化膜をマスクとして、Ｐ型
不純物を注入する工程と、熱処理により前記Ｎ型不純物
と前記Ｐ型不純物とを前記半導体基板中に熱拡散して自
己整合的にそれぞれＮ型ウェルとＰ型ウェルを形成する
工程とを具備する事を特徴とするＣＭＯＳ型半導体装置
の製造方法。 - （２）第２のＮ型不純物がヒ素であり、注入量が１×１
０＾１＾４ｃｍ＾−＾２以上であり、注入エネルギーが
３０ＫｅＶ以下である特許請求の範囲第１項記載のＣＭ
ＯＳ型半導体装置の製造方法。 （２）酸化膜が第１のＮ型不純物および第２のＮ型不純
物を注入した領域上で厚く、他の基板面上で薄く形成さ
れる特許請求の範囲第１項記載のＣＭＯＳ型半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61086483A JPS62243355A (ja) | 1986-04-15 | 1986-04-15 | Ｃｍｏｓ型半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61086483A JPS62243355A (ja) | 1986-04-15 | 1986-04-15 | Ｃｍｏｓ型半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62243355A true JPS62243355A (ja) | 1987-10-23 |
Family
ID=13888223
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61086483A Pending JPS62243355A (ja) | 1986-04-15 | 1986-04-15 | Ｃｍｏｓ型半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62243355A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010161335A (ja) * | 2008-12-10 | 2010-07-22 | Denso Corp | 半導体装置およびその製造方法 |
| US8507352B2 (en) | 2008-12-10 | 2013-08-13 | Denso Corporation | Method of manufacturing semiconductor device including insulated gate bipolar transistor and diode |
-
1986
- 1986-04-15 JP JP61086483A patent/JPS62243355A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010161335A (ja) * | 2008-12-10 | 2010-07-22 | Denso Corp | 半導体装置およびその製造方法 |
| US8507352B2 (en) | 2008-12-10 | 2013-08-13 | Denso Corporation | Method of manufacturing semiconductor device including insulated gate bipolar transistor and diode |
| US8609502B1 (en) | 2008-12-10 | 2013-12-17 | Denso Corporation | Method of manufacturing semiconductor device including insulated gate bipolar transistor and diode |
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