JPH0441503B2 - - Google Patents
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- Publication number
- JPH0441503B2 JPH0441503B2 JP58249707A JP24970783A JPH0441503B2 JP H0441503 B2 JPH0441503 B2 JP H0441503B2 JP 58249707 A JP58249707 A JP 58249707A JP 24970783 A JP24970783 A JP 24970783A JP H0441503 B2 JPH0441503 B2 JP H0441503B2
- Authority
- JP
- Japan
- Prior art keywords
- bipolar transistor
- mosfet
- offset
- semiconductor device
- region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/40—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00 with at least one component covered by groups H10D10/00 or H10D18/00, e.g. integration of IGFETs with BJTs
- H10D84/401—Combinations of FETs or IGBTs with BJTs
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は半導体装置に係り、特にオフセツト領
域を有するMOSFETとバイポーラトランジスタ
とを同一基板上に形成する際に好適な半導体装置
およびその製造方法に関するものである。
域を有するMOSFETとバイポーラトランジスタ
とを同一基板上に形成する際に好適な半導体装置
およびその製造方法に関するものである。
横型NPNバイポーラトランジスタとＰチヤン
ネルMOSFETとを同一基板上に形成した従来の
半導体装置の構造の例を第１図に示す。
ネルMOSFETとを同一基板上に形成した従来の
半導体装置の構造の例を第１図に示す。
Ｐ型基板１の主表面に形成されたＮ型ウエル
３，３′内に、夫々ＰチヤンネルMOSFET１０
１，NPNバイポーラトランジスタ１０２が形成
されている。２は素子分離用の選択酸化膜，４は
ゲート，５はソース，５′はドレイン，６は表面
保護膜，７はベース，８はコレクタ，９はエミツ
タである。第１図のＰチヤンネルMOSFET１０
１のソース５，ドレイン５′は、通常比較的高不
純物濃度（≧1019／cm2）のほう素拡散層で作ら
れ、また、バイポーラトランジスタ１０２のベー
ス７は、不純物濃度1017／cm3〜1018／cm2の濃度を
必要とし、両者を共通化することは困難である。
３，３′内に、夫々ＰチヤンネルMOSFET１０
１，NPNバイポーラトランジスタ１０２が形成
されている。２は素子分離用の選択酸化膜，４は
ゲート，５はソース，５′はドレイン，６は表面
保護膜，７はベース，８はコレクタ，９はエミツ
タである。第１図のＰチヤンネルMOSFET１０
１のソース５，ドレイン５′は、通常比較的高不
純物濃度（≧1019／cm2）のほう素拡散層で作ら
れ、また、バイポーラトランジスタ１０２のベー
ス７は、不純物濃度1017／cm3〜1018／cm2の濃度を
必要とし、両者を共通化することは困難である。
第２図は、短チヤンネル（通常ゲート長2μm以
下）のＰチヤンネルMOSFET２０１の構造を示
す。チヤンネル長が短くなると、短チヤンネル効
果による閾値電圧の低下、ホツトキヤリアによる
閾値電圧の変動を防ぐため、ソース，ドレインに
浅い低不純物濃度領域であるオフセツト領域１
０，１０′を形成し、電界を弱める構造が提案さ
れている（オフセツトゲート構造と呼ばれてい
る）。
下）のＰチヤンネルMOSFET２０１の構造を示
す。チヤンネル長が短くなると、短チヤンネル効
果による閾値電圧の低下、ホツトキヤリアによる
閾値電圧の変動を防ぐため、ソース，ドレインに
浅い低不純物濃度領域であるオフセツト領域１
０，１０′を形成し、電界を弱める構造が提案さ
れている（オフセツトゲート構造と呼ばれてい
る）。
第３図は、従来技術の組み合わせで、オフセツ
ト領域を有する短チヤンネルのＰチヤンネル
MOSFET２０１とバイポーラトランジスタ１０
２とを同一基板上に形成した例を示す。第１図の
構成に比べ、ソース，ドレインのオフセツト領域
１０，１０′を形成する工程がつけ加わり、工程
数増加を伴なう問題が有る。
ト領域を有する短チヤンネルのＰチヤンネル
MOSFET２０１とバイポーラトランジスタ１０
２とを同一基板上に形成した例を示す。第１図の
構成に比べ、ソース，ドレインのオフセツト領域
１０，１０′を形成する工程がつけ加わり、工程
数増加を伴なう問題が有る。
本発明は、オフセツト領域を有する短チヤンネ
ルのMOSFETと、バイポーラトランジスタとを
同一基板上に形成する際に、工程数を少くするこ
とを目的としている。
ルのMOSFETと、バイポーラトランジスタとを
同一基板上に形成する際に、工程数を少くするこ
とを目的としている。
上記目的を達成する本発明半導体装置の特徴と
するところは、オフセツト領域を有する
MOSFETとバイポーラトランジスタとが混在す
る半導体装置に於いて、MOSFETオフセツト領
域の深さ及び不純物濃度とバイポーラトランジス
タのベース領域の深さ及び不純物濃度とが略等し
いことにある。
するところは、オフセツト領域を有する
MOSFETとバイポーラトランジスタとが混在す
る半導体装置に於いて、MOSFETオフセツト領
域の深さ及び不純物濃度とバイポーラトランジス
タのベース領域の深さ及び不純物濃度とが略等し
いことにある。
また、本発明半導体装置の製造方法の特徴とす
るところは、MOSFETのオフセツト領域とバイ
ポーラトランジスタのベース領域とが同一工程で
形成されることにある。
るところは、MOSFETのオフセツト領域とバイ
ポーラトランジスタのベース領域とが同一工程で
形成されることにある。
以下、図面を用いて本発明を説明する。
第４図に本発明の一実施例となる半導体装置の
断面構造を示す。オフセツトゲート構造の短チヤ
ンネルのＰチヤンネルMOSFET４０１と横型
NPNバイポーラトランジスタ４０２を同一基板
上に形成した高速のBiCMOS構造の半導体装置
である。ＰチヤンネルMOSFET４００のソー
ス，ドレインの低濃度のオフセツト領域１０，１
０′とバイポーラトランジスタ４０２のベース領
域１０〃との深さ及び不純物濃度を略等しくする
ことを特徴としている。
断面構造を示す。オフセツトゲート構造の短チヤ
ンネルのＰチヤンネルMOSFET４０１と横型
NPNバイポーラトランジスタ４０２を同一基板
上に形成した高速のBiCMOS構造の半導体装置
である。ＰチヤンネルMOSFET４００のソー
ス，ドレインの低濃度のオフセツト領域１０，１
０′とバイポーラトランジスタ４０２のベース領
域１０〃との深さ及び不純物濃度を略等しくする
ことを特徴としている。
第５図に本発明半導体装置の製造方法の一実施
例を示す。
例を示す。
第５図ａは、Ｐ基板１内にＮウエル領域３，
３′を形成後、素子分離用の選択酸化膜２，ゲー
ト４，コレクタ８を形成し、続いてＰチヤンネル
MOSFETのソース，ドレインの低濃度のオフセ
ツト領域１０，１０′とバイポーラトランジスタ
のベース領域１０〃を、ホトレジスト膜１１をマ
スクとしてイオン打込み法で形成する工程を示し
ている。ボロンイオン１２は、15KeVのエネル
ギーで３×1013／cm2の量を打込む。
３′を形成後、素子分離用の選択酸化膜２，ゲー
ト４，コレクタ８を形成し、続いてＰチヤンネル
MOSFETのソース，ドレインの低濃度のオフセ
ツト領域１０，１０′とバイポーラトランジスタ
のベース領域１０〃を、ホトレジスト膜１１をマ
スクとしてイオン打込み法で形成する工程を示し
ている。ボロンイオン１２は、15KeVのエネル
ギーで３×1013／cm2の量を打込む。
第５図ｂは、オフセツト領域１０，１０′、ベ
ース領域１０〃の形成後、全面にCVD法により
SiO2膜１３を4000Ａ・の厚さに形成した状態を示
している。
ース領域１０〃の形成後、全面にCVD法により
SiO2膜１３を4000Ａ・の厚さに形成した状態を示
している。
次に、第５図ｃは、オフセツトゲート構造を形
成するため、反応性イオンエツチング法により、
SiO2膜をエツチングし、ゲート４の側面部分に
SiO2膜１４（サイドウオールSiO2膜と呼ばれて
いる）を残す工程を示している。反応性イオンエ
ツチングは、横方向のエツチングが殆んど生じな
い性質により、ゲート側面の段差部分にSiO2膜
が残る。
成するため、反応性イオンエツチング法により、
SiO2膜をエツチングし、ゲート４の側面部分に
SiO2膜１４（サイドウオールSiO2膜と呼ばれて
いる）を残す工程を示している。反応性イオンエ
ツチングは、横方向のエツチングが殆んど生じな
い性質により、ゲート側面の段差部分にSiO2膜
が残る。
続いて、第５図ｄで再びホトレジスト膜１５を
マスクとして、ＰチヤンネルMOSFETのソー
ス，ドレインの高濃度領域５，５′のイオン打込
みを行なう。ほう素イオン１６は、30KeVのエ
ネルギーで、５×1015／cm2の量の打込みを行な
う。
マスクとして、ＰチヤンネルMOSFETのソー
ス，ドレインの高濃度領域５，５′のイオン打込
みを行なう。ほう素イオン１６は、30KeVのエ
ネルギーで、５×1015／cm2の量の打込みを行な
う。
第５図ｅは、イオン打込み後、バイポーラトラ
ンジスタのエミツタ９を形成した状態を示してい
る。エミツタの形成は、ホトレジスト膜をマスク
にしてひ素イオンを80KeVで１×1016／cm2打込
み、950℃20分の熱処理を行なつて形成する。
ンジスタのエミツタ９を形成した状態を示してい
る。エミツタの形成は、ホトレジスト膜をマスク
にしてひ素イオンを80KeVで１×1016／cm2打込
み、950℃20分の熱処理を行なつて形成する。
この段階でＰチヤンネルMOSFETとバイポー
ラトランジスタの構造が形成されるが、Ｐチヤン
ネルMOSFETのソース，ドレインの低濃度オフ
セツト領域１０，１０′と、バイポーラトランジ
スタのベース領域１０″とは、0.3μm、ソース，
ドレインの高濃度領域５，５′は、0.5μmの深さ
になる。
ラトランジスタの構造が形成されるが、Ｐチヤン
ネルMOSFETのソース，ドレインの低濃度オフ
セツト領域１０，１０′と、バイポーラトランジ
スタのベース領域１０″とは、0.3μm、ソース，
ドレインの高濃度領域５，５′は、0.5μmの深さ
になる。
本実施例は、ＰチヤンネルMOSFETのオフセ
ツト領域１０，１０′とバイポーラトランジスタ
のベース領域１０″とを同一の工程で作る方法で
あるが、この工程を、Ｐ型抵抗の形成に用いるこ
とも可能である。
ツト領域１０，１０′とバイポーラトランジスタ
のベース領域１０″とを同一の工程で作る方法で
あるが、この工程を、Ｐ型抵抗の形成に用いるこ
とも可能である。
以上、述べた様に本発明によれば短チヤンネル
のＰチヤンネルMOSFETのオフセツト領域形成
工程を、バイポーラトランジスタのベース，Ｐ型
抵抗等の形成と共通化することにより、工程増を
少くして各種の素子を同一基板上に形成できる利
点を持つ。
のＰチヤンネルMOSFETのオフセツト領域形成
工程を、バイポーラトランジスタのベース，Ｐ型
抵抗等の形成と共通化することにより、工程増を
少くして各種の素子を同一基板上に形成できる利
点を持つ。
第１図はＰチヤンネルMOSFETとバイポーラ
トランジスタとを同一基板上に形成した半導体装
置の従来構造のBiCMOS素子の断面図、第２図
はオフセツト領域を有するＰチヤンネル
MOSFETの従来構造を示す断面図、第３図はオ
フセツト領域を有するＰチヤンネルMOSFETと
バイポーラトランジスタとを同一基板上に形成し
た従来構造を示す断面図、第４図は本発明半導体
装置の一実施例となるオフセツトゲートのＰチヤ
ンネルMOSFETとバイポーラトランジスタとを
同一基板上に形成した半導体装置の断面構造を示
す図、第５図は本発明半導体装置の製造方法の一
実施例を示す図である。 １０，１０′……オフセツト領域、１０〃……
ベース領域、４０１……オフセツト領域を有する
MOSFET、４０２……バイポーラトランジス
タ。
トランジスタとを同一基板上に形成した半導体装
置の従来構造のBiCMOS素子の断面図、第２図
はオフセツト領域を有するＰチヤンネル
MOSFETの従来構造を示す断面図、第３図はオ
フセツト領域を有するＰチヤンネルMOSFETと
バイポーラトランジスタとを同一基板上に形成し
た従来構造を示す断面図、第４図は本発明半導体
装置の一実施例となるオフセツトゲートのＰチヤ
ンネルMOSFETとバイポーラトランジスタとを
同一基板上に形成した半導体装置の断面構造を示
す図、第５図は本発明半導体装置の製造方法の一
実施例を示す図である。 １０，１０′……オフセツト領域、１０〃……
ベース領域、４０１……オフセツト領域を有する
MOSFET、４０２……バイポーラトランジス
タ。
Claims (1)
- 【特許請求の範囲】 １ オフセツト領域を有するMOSFETとバイポ
ーラトランジスタとが混在する半導体装置に於い
て、前記MOSFETのオフセツト領域の深さ及び
不純物濃度と上記バイポーラトランジスタのベー
ス領域の深さ及び不純物濃度とが略等しいことを
特徴とする半導体装置。 ２ オフセツト領域を有するMOSFETとバイポ
ーラトランジスタとが混在する半導体装置の製造
方法に於いて、上記MOSFETのオフセツト領域
と上記バイポーラトランジスタのベース領域とが
同一工程で形成されることを特徴とする半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58249707A JPS60137055A (ja) | 1983-12-26 | 1983-12-26 | Ｍｏｓｆｅｔとバイポ−ラトランジスタとが混在する半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58249707A JPS60137055A (ja) | 1983-12-26 | 1983-12-26 | Ｍｏｓｆｅｔとバイポ−ラトランジスタとが混在する半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60137055A JPS60137055A (ja) | 1985-07-20 |
| JPH0441503B2 true JPH0441503B2 (ja) | 1992-07-08 |
Family
ID=17197001
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58249707A Granted JPS60137055A (ja) | 1983-12-26 | 1983-12-26 | Ｍｏｓｆｅｔとバイポ−ラトランジスタとが混在する半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60137055A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4752589A (en) * | 1985-12-17 | 1988-06-21 | Siemens Aktiengesellschaft | Process for the production of bipolar transistors and complementary MOS transistors on a common silicon substrate |
| EP0256315B1 (de) * | 1986-08-13 | 1992-01-29 | Siemens Aktiengesellschaft | Integrierte Bipolar- und komplementäre MOS-Transistoren auf einem gemeinsamen Substrat enthaltende Schaltung und Verfahren zu ihrer Herstellung |
| JPH02103960A (ja) * | 1988-10-13 | 1990-04-17 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
-
1983
- 1983-12-26 JP JP58249707A patent/JPS60137055A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60137055A (ja) | 1985-07-20 |
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