JPS6224342A - メモリ−デ−タ保護回路内蔵制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は主にＷＡ算処理装置にマイクロプロ廿ツサーを
用いた各種制御ｌｄ器において、演痺処１！Ｉ！装置の
暴走時に演ｎデータなどが破壊されない様にするｆ−夕
保護回路を含む制御］装置に関する。

従来の技術 近年、マイクロコンピュータを利用した各種の制御機器
が増えており、その機器の長期信頼性が必要となってき
ている。

第４図は従来の制ｗＪ機器の一実施例を六す。１は演算
処１ｇ！１１（以下、ＣＰＵと称す）で、リード・オン
リー・メモリ２（以下、ＲＯＭと称す］あるいはランダ
ム・アクセス・メモリ３〔以下、ＲＡＭと称す〕に記憶
されているプログラム・データと、必要時にはインター
フェイス４を通じて外部機器とのデータの授受を行なっ
て目的の制御を行なう。

発明が解決しようとする問題点 このような従来の構成では、一時的な電源変動とか外部
からの雑音により目的外の動作・処理（暴走）を行なう
場合がある。これはシステムにＭ走監視回路を採用した
としてもシステムダウンを防止するだけで、データの保
護に対しては無力である。

本発明ＣＰＵの暴走が発生した場合にメモリ上のデータ
が破壊しない様に保護できる制御Ｉ装置を提供すること
を目的とする。

問題点を解決するための手段 本発明のメモリーデータ保護回路内蔵制御装置は、プロ
グラムデータに従って各種の演舞処理を行なう演算処理
装置と、この演舞処理装置の演舞データを記憶する保護
対象メモリと、前記演舞処理装置と外部回路とを接続す
るインターフェイスと、通常は保護対象メモリ書き込み
不可状態にあって閤き込み時に解除アドレスがアクセス
されると保護対象メモリ書き込み可能とし、データを書
き込んだ直後に自動的に保護対象メモリ書き込み不可の
状態に戻して保護対象メモリデータを保護するデータ保
護回路とを設けたことを特徴とする。

作用 この構成によると、書き込み時にデータ保護回路の解除
アドレスをアクセスする事により初めてメモリ内き込み
が可能となり、この手順を踏まないとメモリ書き込みが
出来ないため、演算処理装置の暴走からメモリのデータ
を保護できる。

実施例 以下、本発明の一実施例を第１図〜第３図に基づいて説
明する。

第１図は本発明のメモリーデータ保護回路内蔵制ｎ装置
を示す。第２図はメモリー上のデータをアクセスする際
のタイミング図、第３図は第１図におけるデータ保護回
路６の具体回路図である。

まず第１図により本発明の一実施例の構成を説明する。

ＣＰＵＩはＲＯＭ２および第１のＲＡＭ３に記憶されて
いるプログラム・データと、必要時にはインターフェイ
ス４を１通じて外部機器とのデータ授受を行って目的の
動作・処理を行ない、処理の結果は、第２のＲＡＭ５に
格納される。６はＣＰＵ１が外部要因により暴走した時
に保護対象である第２のＲＡＭ５のデータが破壊しない
様にするデータ保護回路である。データ保護回路６では
、第２図に示すようにメモリ書き込み制御信号は通常は
“Ｈ”で磨き込み不可状態となっているが、データ閤き
込み解除信号の立ち下がりパルス７でメモリ内き込み制
御信号が“し”になると１回のみのメモリアクセスが許
される状態〔“し”の期間８〕となり、メモリアクセス
信号Ｃ８のパルスでメモリに−読み書きを行なうと、パ
ルス９の立上りでメモリーき込み制御信号が“Ｈ”とな
り書き込み不可となる。

データ保護回路６の具体構成は、第３図に示すようにラ
ッチ回路１０と、負論ＷＡＮＤゲート１１から構成され
ており、メモリーき込み制御信号１２は通常はＨ″であ
り、ゲート１１は動作せず、メモリ内き込み信号（ＷＥ
’　　）は書き込み不可となっている。この状態でデー
タ囚き込み解除信号でラッチ回路１０のクリア端子１３
にパルスを加えると、メモリ書き込み制御信号１２が“
Ｌ”になり、メモリ書き込み信号（ＷＥ’　）がメモリ
に対して有効になる。その後、メモリアクセス信号によ
りメモリにアクセスすると、メモリ内き込み制御信号１
２が“Ｈ”にｍｅｔ、、上記の手順を踏まない場合のメ
モリアクセスを禁止する。

発明の詳細 な説明のように本発明の制御装置は、通常は保護対象メ
モリ書き込み不可状態にあって書き込み時に解除アドレ
スがアクセスされると保護対象メモリ書き込み可能とし
、データを閤き込んだ直　　　　　後に自動的に保護対
象メモリ書き込み不可の状態に戻して保護対象メモリデ
ータを保護するデータ保護回路を設けたため、データ保
護の対象となるメモリへの歯き込み動作について手順と
制限を付けることができ、不当なメモリ書き込みに対し
て保護をすることが出来、データの信頼性を向上させる
ことが出来るものである。

【図面の簡単な説明】

第１図は本発明の制御装置の一実施例の構成図、　　　
　　”第２図は第１図におけるデータ保護回路のタイミ
ング図、第３図は第１図のデータ保護回路の具体回路図
、第４図は従来の制御１１機器の構成図である。　　　
　１・・・演樟処理装置、２・・・リード・オンリー・
メそり−、３・・・第１のランダム・アクセス・メモリ
（ＲＡＭ）　、４・・・インターフェイス、５・・・第
２のランダム・アクセス・メモリ〔保護対象メモリ〕、
６・・・データ保護回路、１０・・・ラッチ回路、１１
・・・負論理ＡＮＤゲート 代理人　　　森　　本　　義　　弘 第１図 第２図 ＣＰＵへ６４ 第４図

Claims (1)

【特許請求の範囲】
1. １．プログラムデータに従つて各種の演算処理を行なう
   演算処理装置と、この演算処理装置の演算データを記憶
   する保護対象メモリと、前記演算処理装置と外部回路と
   を接続するインターフエイスと、通常は保護対象メモリ
   書き込み不可状態にあつて書き込み時に解除アドレスが
   アクセスされると保護対象メモリ書き込み可能とし、デ
   ータを書き込んだ直後に自動的に保護対象メモリ書き込
   み不可の状態に戻して保護対象メモリデータを保護する
   データ保護回路とを設けたメモリーデータ保護回路内蔵
   制抑装置。