JPS60142452A - 記憶保護方式 - Google Patents
記憶保護方式Info
- Publication number
- JPS60142452A JPS60142452A JP58250026A JP25002683A JPS60142452A JP S60142452 A JPS60142452 A JP S60142452A JP 58250026 A JP58250026 A JP 58250026A JP 25002683 A JP25002683 A JP 25002683A JP S60142452 A JPS60142452 A JP S60142452A
- Authority
- JP
- Japan
- Prior art keywords
- flag
- area
- flag bit
- writing
- storage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/14—Protection against unauthorised use of memory or access to memory
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Security & Cryptography (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Storage Device Security (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１）本発明は通信制御処理装置の記憶部における割り
込み起動アドレス領域等の重要な領域を保護するだめの
方式に関するものである。
込み起動アドレス領域等の重要な領域を保護するだめの
方式に関するものである。
（２）従来技術と問題点
従来、通信制御処理装置における記憶部のデータを保護
する方式として、キー比較方式があった。これは一定記
憶領域を単位としてキーを設定し、実行中のプログラム
が持つ保護キーとの比較によって記憶部へのアクセスを
制限するものである。そして、実際には、優先度の低い
プログラム（例えばユーザプログラム等）やサイクルス
チールによるアクセスについて監視し又いて、これらが
、制′約を越えてアクセスをしようとしたとき割り込み
を発生して措置している。
する方式として、キー比較方式があった。これは一定記
憶領域を単位としてキーを設定し、実行中のプログラム
が持つ保護キーとの比較によって記憶部へのアクセスを
制限するものである。そして、実際には、優先度の低い
プログラム（例えばユーザプログラム等）やサイクルス
チールによるアクセスについて監視し又いて、これらが
、制′約を越えてアクセスをしようとしたとき割り込み
を発生して措置している。
通信制御処理装置の記憶部には各種割シ込みを処理する
ためのプログラムが、優先順にレベルを定めて格納しで
ある「割シ込み起動アドレス領域」が割シ付けられてい
る。この領域は、重要な領域であるから前述のキー比較
方式等によシ記憶の保護が為されているが、優先順位の
高いプログラム（例工ばスーパバイザモードで走行する
プログラム）によるアクセスの場合は保護されないと太
う問題点があった。
ためのプログラムが、優先順にレベルを定めて格納しで
ある「割シ込み起動アドレス領域」が割シ付けられてい
る。この領域は、重要な領域であるから前述のキー比較
方式等によシ記憶の保護が為されているが、優先順位の
高いプログラム（例工ばスーパバイザモードで走行する
プログラム）によるアクセスの場合は保護されないと太
う問題点があった。
前記［割り込み起動アドレス領域」の内容が万一破壊さ
れたような場合には、その性格上原因の究明が非常に困
難である。
れたような場合には、その性格上原因の究明が非常に困
難である。
しかし、通信制御プログラムは、性能向上や機能追加な
どのためのデバッグや端末機の収容変更に係るシステム
生成（ＳＧ）等の機会が多く、そのためのプログラムミ
スや障害の発生などのために「割υ込み起動アドレス領
域」が誤ったアクセスによシ破壊されると云う事態がし
ばしば起こり得る。
どのためのデバッグや端末機の収容変更に係るシステム
生成（ＳＧ）等の機会が多く、そのためのプログラムミ
スや障害の発生などのために「割υ込み起動アドレス領
域」が誤ったアクセスによシ破壊されると云う事態がし
ばしば起こり得る。
このようなとき、従来のキー比較方式では。
不当なアクセスから「割）込み起動アドレス領域」のよ
うな重要な領域を保護することが不可能であると云う欠
点があった。
うな重要な領域を保護することが不可能であると云う欠
点があった。
（３） 発明の目的
本発明は上記従来の欠点に鑑み、通信制御処理装置の記
憶部の「割シ込み起動アドレス領域」のように、重要で
、その領域が破壊されると、与える影響が大であるだけ
でなく、その原因の探索が非常に困難であるような領域
を確実に保護することの出来る方式を提供することを目
的としている。
憶部の「割シ込み起動アドレス領域」のように、重要で
、その領域が破壊されると、与える影響が大であるだけ
でなく、その原因の探索が非常に困難であるような領域
を確実に保護することの出来る方式を提供することを目
的としている。
（４）発明の構成
そして、この目的は本発明によれば、特許請求の範囲に
記載のとお）、情報処理装置または通信制御処理装置の
制御プログラムを格納する記憶装置において、一定の大
きさの仰域ごとに対応していて該領域にデータの書き込
みを許容するかまたは拒否するかを表示するフラグビッ
トを設け、制御プログラムのイニシアルプログラムロー
ド終了後、該フラグビットの表示をハードウェア的に書
き込む手段と、フラグビットが書き込み拒否状態を表示
しているときは該フラグビットに対応する領域へのデー
タの書き込みを禁止する手段とを有することを特徴とす
る記憶保護方式にょυ達成される。
記載のとお）、情報処理装置または通信制御処理装置の
制御プログラムを格納する記憶装置において、一定の大
きさの仰域ごとに対応していて該領域にデータの書き込
みを許容するかまたは拒否するかを表示するフラグビッ
トを設け、制御プログラムのイニシアルプログラムロー
ド終了後、該フラグビットの表示をハードウェア的に書
き込む手段と、フラグビットが書き込み拒否状態を表示
しているときは該フラグビットに対応する領域へのデー
タの書き込みを禁止する手段とを有することを特徴とす
る記憶保護方式にょυ達成される。
（５）発明の実施例
第１図は本発明の１実施例のブロック図であって、１は
アドレス制御部、２は記憶装置、３はフラグ表示部、４
はフラグ書き込み制御部、５はレジスタ、６はフラグ・
セット部、７はフラグ検出部を表わしており、Ｓは制御
プログラムのＩＰＬが終了したとき発出される信号、Ｅ
はフラグ書き込みが終了したことを制御プログラムに通
知する信号、工はフラグの書き込み拒否状態を検出した
ことを通知する信号である。Ａは「割シ込み起動アドレ
ス領域」で制御プログラムのＩＰＬ終了後は書き込みが
禁止される領域を示している。
アドレス制御部、２は記憶装置、３はフラグ表示部、４
はフラグ書き込み制御部、５はレジスタ、６はフラグ・
セット部、７はフラグ検出部を表わしており、Ｓは制御
プログラムのＩＰＬが終了したとき発出される信号、Ｅ
はフラグ書き込みが終了したことを制御プログラムに通
知する信号、工はフラグの書き込み拒否状態を検出した
ことを通知する信号である。Ａは「割シ込み起動アドレ
ス領域」で制御プログラムのＩＰＬ終了後は書き込みが
禁止される領域を示している。
第１図において、記憶装置２への制御プログラムのＩＰ
Ｌが終了すると、信号Ｓによってフラグ書き込み制御部
４に知らされ、アドレス制御部１で臀き込みを禁止すべ
き領域（第１図のＡで示される領域）のアドレスを生成
して、当該データを読み出してレジスタ５に格納する。
Ｌが終了すると、信号Ｓによってフラグ書き込み制御部
４に知らされ、アドレス制御部１で臀き込みを禁止すべ
き領域（第１図のＡで示される領域）のアドレスを生成
して、当該データを読み出してレジスタ５に格納する。
このときフラグ書き込み制御部４はフラグ（“１＃）を
生成してフラグ・セット部６に格納して、これらのデー
タとフラグを記憶装置２の先に該データを読み出したア
ドレス位置に再び書き込む。この結果として当該アドレ
スのフラグ表示部３は１１′″が表示される。このよう
な動作を繰シ返すことにょシ、Ａで示される領域内のフ
ラグ表示部３の各フラグは″１＃を表示する。ひと−っ
のフラグが対応する領域の大きさは必要に応じて任意に
設定出来るが本例で４バイトごとにフラグを持つ如く設
定されている。領域Ａについてのすべてのフラグの書き
込みが終了すると信号Ｅによって制御プログラムに通知
されシステムがオープンする。
生成してフラグ・セット部６に格納して、これらのデー
タとフラグを記憶装置２の先に該データを読み出したア
ドレス位置に再び書き込む。この結果として当該アドレ
スのフラグ表示部３は１１′″が表示される。このよう
な動作を繰シ返すことにょシ、Ａで示される領域内のフ
ラグ表示部３の各フラグは″１＃を表示する。ひと−っ
のフラグが対応する領域の大きさは必要に応じて任意に
設定出来るが本例で４バイトごとにフラグを持つ如く設
定されている。領域Ａについてのすべてのフラグの書き
込みが終了すると信号Ｅによって制御プログラムに通知
されシステムがオープンする。
その後、記憶装置２へのデータの書き込みに際しては、
当該アドレスのフラグが、レジスタ５のフラグ・セット
部６に読み出されてフラグ検出部７によシ検査され、該
フラグが”１＃であった場合には信号工によって、書き
込みを阻止すると共に割シ込みを発生して制御プログ２
ムに知らせる。これらの制御はすべてハードウェアで行
なわれる。
当該アドレスのフラグが、レジスタ５のフラグ・セット
部６に読み出されてフラグ検出部７によシ検査され、該
フラグが”１＃であった場合には信号工によって、書き
込みを阻止すると共に割シ込みを発生して制御プログ２
ムに知らせる。これらの制御はすべてハードウェアで行
なわれる。
（６）発明の効果
以上詳細に説明したように本発明の方式によれば、記憶
装置の制御プログラム格納などで制御プログラムのＩＰ
Ｌ後はデータの書き込みを禁止したい領域について、ハ
ードウェアが確実に保護するので、ソフトウェアのデバ
ッグやＳＧ等に際するバグ等のため重要な領域を破壊さ
れることが無くなるから、効果は大である。
装置の制御プログラム格納などで制御プログラムのＩＰ
Ｌ後はデータの書き込みを禁止したい領域について、ハ
ードウェアが確実に保護するので、ソフトウェアのデバ
ッグやＳＧ等に際するバグ等のため重要な領域を破壊さ
れることが無くなるから、効果は大である。
第１図は本発明の１実施例のブロック図である。
１・・・アドレス制御部、２・・・記憶装置、３・・・
フラグ表示部、４・・・フラグ書き込み制御部、５・・
・レジスタ、６・・・フラグ・セット部、７・・・フラ
グ検出部 第 １ 図
フラグ表示部、４・・・フラグ書き込み制御部、５・・
・レジスタ、６・・・フラグ・セット部、７・・・フラ
グ検出部 第 １ 図
Claims (1)
- 情報処理装置または通信制御処理装置の制御プログラム
を格納する記憶装置において、一定の大きさの領域ごと
に対応していて該領域にデータの書き込みを許容するか
または拒否するかを表示するフラグビットを設け、制御
プログラムのイニシアルプログラムロード終了後、該フ
ラグビットの表示をハードウェア的に書き込む手段と、
フラグビットが書き込み拒否状態を表示しているときは
該フラグビットに対応する領域へのデータの書き込みを
禁止する手段とを有することを特徴とする記憶保護方式
。。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58250026A JPS60142452A (ja) | 1983-12-28 | 1983-12-28 | 記憶保護方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58250026A JPS60142452A (ja) | 1983-12-28 | 1983-12-28 | 記憶保護方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60142452A true JPS60142452A (ja) | 1985-07-27 |
Family
ID=17201730
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58250026A Pending JPS60142452A (ja) | 1983-12-28 | 1983-12-28 | 記憶保護方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60142452A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62150438A (ja) * | 1985-12-24 | 1987-07-04 | Omron Tateisi Electronics Co | 制御機器のプログラムプロテクト装置 |
| JPS6367696A (ja) * | 1986-09-06 | 1988-03-26 | ツアイス・イコーン・アクチエンゲゼルシヤフト | 無接触情報伝送方法及び装置 |
| JPH0279295A (ja) * | 1988-09-16 | 1990-03-19 | Nippon Telegr & Teleph Corp <Ntt> | 半導体メモリ |
-
1983
- 1983-12-28 JP JP58250026A patent/JPS60142452A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62150438A (ja) * | 1985-12-24 | 1987-07-04 | Omron Tateisi Electronics Co | 制御機器のプログラムプロテクト装置 |
| JPS6367696A (ja) * | 1986-09-06 | 1988-03-26 | ツアイス・イコーン・アクチエンゲゼルシヤフト | 無接触情報伝送方法及び装置 |
| JPH0279295A (ja) * | 1988-09-16 | 1990-03-19 | Nippon Telegr & Teleph Corp <Ntt> | 半導体メモリ |
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