JPS6224614B2 - - Google Patents
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- JPS6224614B2 JPS6224614B2 JP9272080A JP9272080A JPS6224614B2 JP S6224614 B2 JPS6224614 B2 JP S6224614B2 JP 9272080 A JP9272080 A JP 9272080A JP 9272080 A JP9272080 A JP 9272080A JP S6224614 B2 JPS6224614 B2 JP S6224614B2
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- JP
- Japan
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- pulse
- signal
- circuit
- output
- terminal
- Prior art date
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- Combined Controls Of Internal Combustion Engines (AREA)
- Electrical Control Of Air Or Fuel Supplied To Internal-Combustion Engine (AREA)
Description
【発明の詳細な説明】
本発明はエンジン回転数制御装置に係り、特に
高安定且つ高精度のエンジン回転数制御装置に関
する。
高安定且つ高精度のエンジン回転数制御装置に関
する。
従来のアナログエンジン回転数制御装置ではエ
ンジン回転数に比例して周波数の変化する信号、
例えばガソリンエンジンのポイント電圧、デイー
ゼルエンジンではリングギヤを磁気回路の一部と
した電磁ピツクアツプ出力でCRワツシヨツトパ
ルス発生回路を駆動し、デユーテイ比（直流分）
がエンジン回転数に比例するパルスを作り、この
パルスをローパスフイルタを通して直流電圧と
し、この直流電圧を回転数信号として用いて回転
数制御を行つていた。
ンジン回転数に比例して周波数の変化する信号、
例えばガソリンエンジンのポイント電圧、デイー
ゼルエンジンではリングギヤを磁気回路の一部と
した電磁ピツクアツプ出力でCRワツシヨツトパ
ルス発生回路を駆動し、デユーテイ比（直流分）
がエンジン回転数に比例するパルスを作り、この
パルスをローパスフイルタを通して直流電圧と
し、この直流電圧を回転数信号として用いて回転
数制御を行つていた。
ところでCRワンシヨツトパルス発生回路では
ワンシヨツトパルスのパルス幅TwはCR直列回路
の時定数によつて決定される。従つてこのような
CRワンシヨツトパルス発生回路を用いたエンジ
ン回転数制御装置ではその制御機能の高安定化及
び高精度化を図ろうとすると、前記ワンシヨツト
パルスのパルス幅を決定する抵抗とコンデンサに
は温度計数が小さく且つ高精度の部品が必要とな
る。しかしながらこれらの部品は高価であり、ま
た比較的安価な部品を用いて温度補償及び調整を
行つて制御機能の高安定化及び高精度化を図つた
場合でも調整費用が高くつくため、コスト高とな
る。このため安価で且つ制御機能の高安定化及び
高精度化を図つたエンジン回転数制御装置の実現
が望まれていた。
ワンシヨツトパルスのパルス幅TwはCR直列回路
の時定数によつて決定される。従つてこのような
CRワンシヨツトパルス発生回路を用いたエンジ
ン回転数制御装置ではその制御機能の高安定化及
び高精度化を図ろうとすると、前記ワンシヨツト
パルスのパルス幅を決定する抵抗とコンデンサに
は温度計数が小さく且つ高精度の部品が必要とな
る。しかしながらこれらの部品は高価であり、ま
た比較的安価な部品を用いて温度補償及び調整を
行つて制御機能の高安定化及び高精度化を図つた
場合でも調整費用が高くつくため、コスト高とな
る。このため安価で且つ制御機能の高安定化及び
高精度化を図つたエンジン回転数制御装置の実現
が望まれていた。
尚、上記従来技術に関連するものとしては、特
開昭56−121843号に記載されたものがある。
開昭56−121843号に記載されたものがある。
本発明の目的は安価で且つ制御機能の高安定化
及び高精度化を図つたエンジン回転数制御装置を
提供することにある。
及び高精度化を図つたエンジン回転数制御装置を
提供することにある。
本発明の特徴は従来のエンジン回転数制御装置
の高安定化及び高精度化を阻んでいた要因がCR
ワンシヨツトパルス発生回路におけるワンシヨツ
トパルスのパルス幅を決定するコンデンサ及び抵
抗の性能にあることに着目し、デジタル処理手法
を用いた高安定且つ高精度のワンシヨツトパルス
発生回路を用いた点にある。
の高安定化及び高精度化を阻んでいた要因がCR
ワンシヨツトパルス発生回路におけるワンシヨツ
トパルスのパルス幅を決定するコンデンサ及び抵
抗の性能にあることに着目し、デジタル処理手法
を用いた高安定且つ高精度のワンシヨツトパルス
発生回路を用いた点にある。
以下本発明の実施例を図面に基づいて説明す
る。第１図には本発明に係るエンジン回転数制御
装置の構成が示されており、同図に於いて入力端
子T1，T1には図示しないエンジン回転数検出手
段からの検出信号が入力される。この検出信号は
第２Ａ図Ａに示す如くエンジン回転数に比例して
周波数の変化する正弦波交流であり、エンジンの
回転により回転駆動されるリングギヤの歯を磁気
回路の一部とする電磁ピツクアツプの出力信号で
ある。トランジスタ１、インバータ２、抵抗１
３，１４，１５，１６、コンデンサ３３、ツエナ
ーダイオード１１で波形整形回路が構成されてお
り、前記入力端子T1，T1に入力された検出信号
はツエナーダイオード１１のツエナー電圧により
定まるレベルでクリツプされ前記トランジスタ１
のコレクタには第２Ａ図Ｂに示す如き矩形波の信
号が出力される。この信号は更にインバータ２に
よりパルス信号に変換され、ワンシヨツトパルス
発生回路４１に入力される。ワンシヨツトパルス
発生回路４１では前記インバータ２より出力され
るパルス信号（第２Ａ図Ｃ）が入力される毎に設
定された一定のパルス幅のパルス信号（第２Ａ図
Ｄ）を出力する。このワンシヨツトパルス発生回
路４１の詳細については後述する。
る。第１図には本発明に係るエンジン回転数制御
装置の構成が示されており、同図に於いて入力端
子T1，T1には図示しないエンジン回転数検出手
段からの検出信号が入力される。この検出信号は
第２Ａ図Ａに示す如くエンジン回転数に比例して
周波数の変化する正弦波交流であり、エンジンの
回転により回転駆動されるリングギヤの歯を磁気
回路の一部とする電磁ピツクアツプの出力信号で
ある。トランジスタ１、インバータ２、抵抗１
３，１４，１５，１６、コンデンサ３３、ツエナ
ーダイオード１１で波形整形回路が構成されてお
り、前記入力端子T1，T1に入力された検出信号
はツエナーダイオード１１のツエナー電圧により
定まるレベルでクリツプされ前記トランジスタ１
のコレクタには第２Ａ図Ｂに示す如き矩形波の信
号が出力される。この信号は更にインバータ２に
よりパルス信号に変換され、ワンシヨツトパルス
発生回路４１に入力される。ワンシヨツトパルス
発生回路４１では前記インバータ２より出力され
るパルス信号（第２Ａ図Ｃ）が入力される毎に設
定された一定のパルス幅のパルス信号（第２Ａ図
Ｄ）を出力する。このワンシヨツトパルス発生回
路４１の詳細については後述する。
更に前記ワンシヨツトパルス発生回路４１の出
力パルス信号は抵抗１７，１８，１９，２０、コ
ンデンサ３４，３５及び演算増幅器３より構成さ
れるローパスフイルタと抵抗２４、コンデンサ３
６、演算増幅器５により構成される積分回路にそ
れぞれ入力される。
力パルス信号は抵抗１７，１８，１９，２０、コ
ンデンサ３４，３５及び演算増幅器３より構成さ
れるローパスフイルタと抵抗２４、コンデンサ３
６、演算増幅器５により構成される積分回路にそ
れぞれ入力される。
一方三端子レギユレータ８、抵抗２９，３０，
３１，３２、可変抵抗器３３、コンデンサ３８，
３９，４０及びダイオード１０，１１より構成さ
れる直流安定化電源の前記可変抵抗器３３の出力
電圧（第２Ａ図Ｅ）はエンジン回転数を設定する
ための信号（以下エンジン回転数設定信号と称す
る）に使用される。
３１，３２、可変抵抗器３３、コンデンサ３８，
３９，４０及びダイオード１０，１１より構成さ
れる直流安定化電源の前記可変抵抗器３３の出力
電圧（第２Ａ図Ｅ）はエンジン回転数を設定する
ための信号（以下エンジン回転数設定信号と称す
る）に使用される。
さて前記ローパスフイルタを構成する演算増幅
器３及び積分回路を構成する演算増幅器５のそれ
ぞれの正相入力端子には前記可変抵抗器３３によ
り設定されるエンジン回転数設定信号〔第２Ａ図
Ｅ〕が入力される。そしてローパスフイルタ４５
では前記ワンシヨツトパルス発生回路４１の出力
信号のリツプル分を除去し、前記エンジン回転数
設定信号との差の電圧が増幅され、比例演算が行
われる（第２図Ｆ）。
器３及び積分回路を構成する演算増幅器５のそれ
ぞれの正相入力端子には前記可変抵抗器３３によ
り設定されるエンジン回転数設定信号〔第２Ａ図
Ｅ〕が入力される。そしてローパスフイルタ４５
では前記ワンシヨツトパルス発生回路４１の出力
信号のリツプル分を除去し、前記エンジン回転数
設定信号との差の電圧が増幅され、比例演算が行
われる（第２図Ｆ）。
一方積分回路４６では前記ワンシヨツトパルス
発生回路４１の出力信号とエンジン回転数設定信
号との差電圧の積分演算が行われ、積分回路４６
の出力（第２Ａ図Ｇ）と前記ローパスフイルタ４
５の出力とが抵抗２０，２２を介して加算され
（第２Ｂ図Ｈ）、この加算信号が演算増幅器の正相
入力端子に入力される。また演算増幅器４の反転
入力端子には演算増幅器６、抵抗２５，２６，２
７，２８、コンデンサ３７から構成される三角波
発生回路の出力信号〔第２Ｂ図Ｉ〕が抵抗２２を
介して入力される。そして演算増幅器４では前記
加算信号と三角波信号とが比較され、前記ワンシ
ヨツトパルス発生回路４１の出力信号の直流分と
エンジン回転数設定信号との差電圧に応じた時間
幅のパルス信号〔第２Ｂ図Ｊ〕が出力される。更
に演算増幅器４の出力信号はトランジスタ７、ダ
イオード９、ソレノイド５０、抵抗２３から構成
される駆動回路に入力され、ソレノイド５０には
第２Ｂ図Ｋの如きパルス電流が通流される。この
結果ソレノイド５０に発生する電磁力によりアク
チユエータ１２が駆動され、アクチユエータ１２
は前記演算増幅器４の出力信号に応じて加速レバ
ー４３を駆動する。なお駆動回路４９においてダ
イオード９は所謂、フリーホイールダイオードと
して機能する。
発生回路４１の出力信号とエンジン回転数設定信
号との差電圧の積分演算が行われ、積分回路４６
の出力（第２Ａ図Ｇ）と前記ローパスフイルタ４
５の出力とが抵抗２０，２２を介して加算され
（第２Ｂ図Ｈ）、この加算信号が演算増幅器の正相
入力端子に入力される。また演算増幅器４の反転
入力端子には演算増幅器６、抵抗２５，２６，２
７，２８、コンデンサ３７から構成される三角波
発生回路の出力信号〔第２Ｂ図Ｉ〕が抵抗２２を
介して入力される。そして演算増幅器４では前記
加算信号と三角波信号とが比較され、前記ワンシ
ヨツトパルス発生回路４１の出力信号の直流分と
エンジン回転数設定信号との差電圧に応じた時間
幅のパルス信号〔第２Ｂ図Ｊ〕が出力される。更
に演算増幅器４の出力信号はトランジスタ７、ダ
イオード９、ソレノイド５０、抵抗２３から構成
される駆動回路に入力され、ソレノイド５０には
第２Ｂ図Ｋの如きパルス電流が通流される。この
結果ソレノイド５０に発生する電磁力によりアク
チユエータ１２が駆動され、アクチユエータ１２
は前記演算増幅器４の出力信号に応じて加速レバ
ー４３を駆動する。なお駆動回路４９においてダ
イオード９は所謂、フリーホイールダイオードと
して機能する。
次に第１図に於けるワンシヨツトパルス発生回
路４１の一実施例を第３図及び第４図に基づき説
明する。第３図に於いて５１Ｂ至５４はデータタ
イプフリツプフロツプ回路（以下フリツプフロツ
プを単にＦ／Ｆと表わす）であり、このＦ／Ｆ回
路はクロツク端子（以下CL端子と記す）への入
力パルスの立上り時に同期してデータ端子（以下
Ｄ端子と記す）入力をＱ端子に出力する機能を有
すると共にセツト端子（以下Ｓ端子と記す）又は
リセツト端子（以下Ｒ端子と記す）に論理“１”
信号を入力することによりセツトリセツトＦ／Ｆ
回路としての機能をも有する。カウンタ５５は４
ビツトのプリセツト可能なアツプダウンカウンタ
であり計数値をプリセツトするためのＰ／Ｅ端
子、クロツクパルスが入力されるCL端子及びCL
端子に入力されるクロツクパルスの取込み時点を
決定するための信号が入力されるＣ／Ｉ端子を有
し、前記PE端子及びＣ／Ｉ端子が共に論理
“０”となつた時点でCL端子におけるクロツクパ
ルスの計数を開始するカウンタ５５は更に２進信
号を加えることによりカウント開始時点における
値を設定する為のJAM端子、２進で計数するか
２進化10進（BCD）で計数するかを決定する為
のＢ／Ｄ端子（計数動作終了時にキヤリーアウト
信号を出力するＣ／Ｏ端子、及び計数する方向を
決定する為のＵ／Ｄ端子等を有する。そして前記
Ｂ／Ｄ端子に論理“１”信号が入力されると２進
で1111、10進で15までプリセツト可能となり、論
理“０”信号が入力されるとBCDとなる為に10
進で10までしかプリセツトできない。またカウン
タの計数方向はＵ／Ｄ端子への入力が論理“１”
である場合カウントアツプする方向であり、論理
“０”の場合ではカウントダウンの方向である。
更にＣ／Ｏ端子の出力はカウンタの計数方向がカ
ウントアツプの方向であり且つ前記Ｂ／Ｄ端子に
おける入力信号が論理“１”である場合には計数
値が10進で15となつた時点で、またBD端子への
入力が論理“０”の場合には計数値が10進で９と
なつた時論理“０”となる。またカウンタの計数
方向がカウントダウンの方向である場合には計数
値が10進で０となつた時点で前記Ｃ／Ｏ端子の出
力が論理“０”となる。
路４１の一実施例を第３図及び第４図に基づき説
明する。第３図に於いて５１Ｂ至５４はデータタ
イプフリツプフロツプ回路（以下フリツプフロツ
プを単にＦ／Ｆと表わす）であり、このＦ／Ｆ回
路はクロツク端子（以下CL端子と記す）への入
力パルスの立上り時に同期してデータ端子（以下
Ｄ端子と記す）入力をＱ端子に出力する機能を有
すると共にセツト端子（以下Ｓ端子と記す）又は
リセツト端子（以下Ｒ端子と記す）に論理“１”
信号を入力することによりセツトリセツトＦ／Ｆ
回路としての機能をも有する。カウンタ５５は４
ビツトのプリセツト可能なアツプダウンカウンタ
であり計数値をプリセツトするためのＰ／Ｅ端
子、クロツクパルスが入力されるCL端子及びCL
端子に入力されるクロツクパルスの取込み時点を
決定するための信号が入力されるＣ／Ｉ端子を有
し、前記PE端子及びＣ／Ｉ端子が共に論理
“０”となつた時点でCL端子におけるクロツクパ
ルスの計数を開始するカウンタ５５は更に２進信
号を加えることによりカウント開始時点における
値を設定する為のJAM端子、２進で計数するか
２進化10進（BCD）で計数するかを決定する為
のＢ／Ｄ端子（計数動作終了時にキヤリーアウト
信号を出力するＣ／Ｏ端子、及び計数する方向を
決定する為のＵ／Ｄ端子等を有する。そして前記
Ｂ／Ｄ端子に論理“１”信号が入力されると２進
で1111、10進で15までプリセツト可能となり、論
理“０”信号が入力されるとBCDとなる為に10
進で10までしかプリセツトできない。またカウン
タの計数方向はＵ／Ｄ端子への入力が論理“１”
である場合カウントアツプする方向であり、論理
“０”の場合ではカウントダウンの方向である。
更にＣ／Ｏ端子の出力はカウンタの計数方向がカ
ウントアツプの方向であり且つ前記Ｂ／Ｄ端子に
おける入力信号が論理“１”である場合には計数
値が10進で15となつた時点で、またBD端子への
入力が論理“０”の場合には計数値が10進で９と
なつた時論理“０”となる。またカウンタの計数
方向がカウントダウンの方向である場合には計数
値が10進で０となつた時点で前記Ｃ／Ｏ端子の出
力が論理“０”となる。
更に６２はインバータ５６，５７、抵抗５８、
水晶発振子５９、コンデンサ６０，６１より構成
されるクロツクパルス発生器であり、一定周波数
のクロツクパルスをＦ／Ｆ回路５２，５３，５４
にそれぞれ送出する。
水晶発振子５９、コンデンサ６０，６１より構成
されるクロツクパルス発生器であり、一定周波数
のクロツクパルスをＦ／Ｆ回路５２，５３，５４
にそれぞれ送出する。
次に上記構成からなるワンシヨツトパルス発生
回路の動作を第４図のタイムチヤートに基づいて
説明する。なお本実施例ではカウンタ５５のＵ／
Ｄ端子を接地し、ダウンカウンタとして機能させ
ている。
回路の動作を第４図のタイムチヤートに基づいて
説明する。なお本実施例ではカウンタ５５のＵ／
Ｄ端子を接地し、ダウンカウンタとして機能させ
ている。
第３図において入力端子T2，T2に入力信号が
印加されない状態ではＦ／Ｆ回路５１のＱ端子出
力Q1、Ｆ／Ｆ回路５２のＱ端子出力Q2が論理
“０”であり、それ故Ｆ／Ｆ回路５２の出力
２が論理“１”となつておりカウンタ５５のＰ／
Ｅ端子及びＣ／Ｉ端子には論理“１”信号が入力
されており、カウンタ５５はプリセツトされた状
態にある。本実施例ではＢ／Ｄ端子に電源電圧
Vccが常に印加されているために２進で1111（10
進で15）の値がリセツトされる。またＣ／Ｏ端子
には論理“１”信号がＦ／Ｆ回路５３はそのＲ端
子が論理“１”になるのでリセツト状態にある。
従つてＦ／Ｆ回路５１のＤ端子には論理“１”信
号が入力されるのでＦ／Ｆ回路５１のCL端子に
入力信号（第４図Ｂ）が印加されると、その入力
信号の立上り時（時刻t1）にＦ／Ｆ回路５１のＱ
端子出力Q1は論理“１”となる。Ｆ／Ｆ回路５
１の出力Q1はＦ／Ｆ回路５２のＤ端子に入力さ
れるためにクロツクパルス（第４図Ａ）の次の立
上り時（時刻t2）でＦ／Ｆ回路５２のＱ端子出力
Q2は論理“１”となる（第４図Ｄ）。出力Q2はこ
のワンシヨツトパルス発生回路の出力そのもので
あるからこの時にワンシヨツトパルスが立上る。
Ｆ／Ｆ回路５２の出力２は前記出力Q2と同
じタイミングで論理“１”から論理“０”に変化
する（第６図Ｅ）。
印加されない状態ではＦ／Ｆ回路５１のＱ端子出
力Q1、Ｆ／Ｆ回路５２のＱ端子出力Q2が論理
“０”であり、それ故Ｆ／Ｆ回路５２の出力
２が論理“１”となつておりカウンタ５５のＰ／
Ｅ端子及びＣ／Ｉ端子には論理“１”信号が入力
されており、カウンタ５５はプリセツトされた状
態にある。本実施例ではＢ／Ｄ端子に電源電圧
Vccが常に印加されているために２進で1111（10
進で15）の値がリセツトされる。またＣ／Ｏ端子
には論理“１”信号がＦ／Ｆ回路５３はそのＲ端
子が論理“１”になるのでリセツト状態にある。
従つてＦ／Ｆ回路５１のＤ端子には論理“１”信
号が入力されるのでＦ／Ｆ回路５１のCL端子に
入力信号（第４図Ｂ）が印加されると、その入力
信号の立上り時（時刻t1）にＦ／Ｆ回路５１のＱ
端子出力Q1は論理“１”となる。Ｆ／Ｆ回路５
１の出力Q1はＦ／Ｆ回路５２のＤ端子に入力さ
れるためにクロツクパルス（第４図Ａ）の次の立
上り時（時刻t2）でＦ／Ｆ回路５２のＱ端子出力
Q2は論理“１”となる（第４図Ｄ）。出力Q2はこ
のワンシヨツトパルス発生回路の出力そのもので
あるからこの時にワンシヨツトパルスが立上る。
Ｆ／Ｆ回路５２の出力２は前記出力Q2と同
じタイミングで論理“１”から論理“０”に変化
する（第６図Ｅ）。
出力Q2が論理“０”となるとＦ／Ｆ回路５３
のＲ端子、カウンタ５５のＰ／Ｅ端子及びＣ／Ｉ
端子が論理“０”となり、Ｆ／Ｆ回路５３はリセ
ツト状態から解除され、Ｆ／Ｆ回路５３のCL端
子にクロツクパルスが入力される毎にＦ／Ｆ回路
５３のＱ出力Q3の反転動作が可能となり（第４
図Ｆ）、カウンタ５５はJAM端子を介してプリセ
ツトされた値（この場合２進で1111、10進で15）
から減少する方向に計数可能となる。従つてクロ
ツクパルスの次の立上り（時刻t3）でＦ／Ｆ回路
５３のＱ端子出力Q3が論理“０”から論理
“１”に変化した時カウンタ５５の計数内容は10
進で15から14になる。以後計数値が零となるまで
カウンタ５５は計数動作を行う。カウンタ５５の
計数値が零となつた時点（時刻t8）でカウンタ５
５のＣ／Ｏ端子が論理“１”から論理“０”にな
る（第５図Ｈ）。この結果Ｆ／Ｆ回路５４のＳ端
子には論理“０”信号が入力され、Ｆ／Ｆ回路５
４がデータタイプＦ／Ｆ回路として動作し、次の
クロツクパルスの立上り（時刻t9）でＦ／Ｆ回路
５４の端子出力４が論理“０”から論理
“１”となる（第４図Ｉ）。前記出力４が論理
“１”となると、この論理“１”信号がＦ／Ｆ回
路５１、Ｆ／Ｆ回路５２のＲ端子にそれぞれ、入
力されるのでＦ／Ｆ回路５１，５２はリセツトさ
れ、Ｆ／Ｆ回路５２のＱ端子出力Q2は論理
“１”から論理“０”となる。このようにしてワ
ンシヨツトパルスのパルス幅が決められる。
のＲ端子、カウンタ５５のＰ／Ｅ端子及びＣ／Ｉ
端子が論理“０”となり、Ｆ／Ｆ回路５３はリセ
ツト状態から解除され、Ｆ／Ｆ回路５３のCL端
子にクロツクパルスが入力される毎にＦ／Ｆ回路
５３のＱ出力Q3の反転動作が可能となり（第４
図Ｆ）、カウンタ５５はJAM端子を介してプリセ
ツトされた値（この場合２進で1111、10進で15）
から減少する方向に計数可能となる。従つてクロ
ツクパルスの次の立上り（時刻t3）でＦ／Ｆ回路
５３のＱ端子出力Q3が論理“０”から論理
“１”に変化した時カウンタ５５の計数内容は10
進で15から14になる。以後計数値が零となるまで
カウンタ５５は計数動作を行う。カウンタ５５の
計数値が零となつた時点（時刻t8）でカウンタ５
５のＣ／Ｏ端子が論理“１”から論理“０”にな
る（第５図Ｈ）。この結果Ｆ／Ｆ回路５４のＳ端
子には論理“０”信号が入力され、Ｆ／Ｆ回路５
４がデータタイプＦ／Ｆ回路として動作し、次の
クロツクパルスの立上り（時刻t9）でＦ／Ｆ回路
５４の端子出力４が論理“０”から論理
“１”となる（第４図Ｉ）。前記出力４が論理
“１”となると、この論理“１”信号がＦ／Ｆ回
路５１、Ｆ／Ｆ回路５２のＲ端子にそれぞれ、入
力されるのでＦ／Ｆ回路５１，５２はリセツトさ
れ、Ｆ／Ｆ回路５２のＱ端子出力Q2は論理
“１”から論理“０”となる。このようにしてワ
ンシヨツトパルスのパルス幅が決められる。
一方出力Q2が論理“０”になるとＦ／Ｆ回路
５２の出力２が論理“１”となり、その結果
カウンタ５５のＰ／Ｅ端子およびＣ／Ｉ端子に論
理“１”信号が入力され、カウンタ５５は計数動
作を停止し、JAM端子入力により決定された値
にプリセツトされる。カウンタ５５がプリセツト
されるとそのＣ／Ｏ端子出力が論理“１”とな
り、その結果Ｆ／Ｆ回路５４のＳ端子には論理
“１”信号が入力されるためＦ／Ｆ回路５４の
端子出力Q4は論理“０”となり、Ｆ／Ｆ回路５
１，５２はリセツト状態から解除される。そして
Ｆ／Ｆ回路５１のＴ端子に論理“１”信号が入力
されるためにワンシヨツトパルス発生回路は次の
入力パルスを待機する状態となる。
５２の出力２が論理“１”となり、その結果
カウンタ５５のＰ／Ｅ端子およびＣ／Ｉ端子に論
理“１”信号が入力され、カウンタ５５は計数動
作を停止し、JAM端子入力により決定された値
にプリセツトされる。カウンタ５５がプリセツト
されるとそのＣ／Ｏ端子出力が論理“１”とな
り、その結果Ｆ／Ｆ回路５４のＳ端子には論理
“１”信号が入力されるためＦ／Ｆ回路５４の
端子出力Q4は論理“０”となり、Ｆ／Ｆ回路５
１，５２はリセツト状態から解除される。そして
Ｆ／Ｆ回路５１のＴ端子に論理“１”信号が入力
されるためにワンシヨツトパルス発生回路は次の
入力パルスを待機する状態となる。
このワンシヨツトパルス発生回路ではワンシヨ
ツトパルスのパルス幅Twはクロツクパルスの周
期Tpに掛ける15倍となる。一般にカウンタ５５
のプリセツト値をＮとすればTw＝2N・Tpとな
る。このワンシヨツトパルスのパルス幅はJAM
端子への２進入力を変えることにより変更するこ
とができる。
ツトパルスのパルス幅Twはクロツクパルスの周
期Tpに掛ける15倍となる。一般にカウンタ５５
のプリセツト値をＮとすればTw＝2N・Tpとな
る。このワンシヨツトパルスのパルス幅はJAM
端子への２進入力を変えることにより変更するこ
とができる。
次に第５図にはワンシヨツトパルス発生回路の
他の実施例を示す。本実施例では第３図の実施例
におけるカウンタ５５の後に設けられたＦ／Ｆ回
路５４をインバータ６３で置換し、且つＦ／Ｆ回
路６４をＦ／Ｆ回路５３とカウンタ５５との間に
設けている。このワンシヨツトパルス発生回路の
動作を第６図のタイミングチヤートに基づいて説
明する。Ｆ／Ｆ回路５１，５２，５３およびカウ
ンタ５５の動作は入力端子T2，T2に入力信号が
印加されてからＦ／Ｆ回路５３がクロツク信号を
分周するまでは第３図の実施例と全く同じである
ので説明を省略する。第５図においてＦ／Ｆ回路
５３のＱ端子出力Q3はＦ／Ｆ回路６４によつて
更に1/2分周されＦ／Ｆ回路６４のＱ端子出力Q4
となる。カウンタ５５は出力Q4を取込み出力Q4
のパルスの立上り部をプリセツト値１５から減少
する方向に計数する。カウンタ５５の計数値が零
になるとＣ／Ｏ端子出力が論理“１”から論理
“０”になる（第６図Ｉ）。そして前記Ｃ／Ｏ端子
出力はインバータ６３で反転され、Ｆ／Ｆ回路５
１及びＦ／Ｆ回路５２のそれぞれのＲ端子に論理
“１”信号が入力され、Ｆ／Ｆ回路５１，５２は
リセツトされる。Ｆ／Ｆ回路５２がリセツトされ
ることによりＦ／Ｆ回路５２のワンシヨツトパル
ス出力Q2は論理“１”から論理“０”となる。
他の実施例を示す。本実施例では第３図の実施例
におけるカウンタ５５の後に設けられたＦ／Ｆ回
路５４をインバータ６３で置換し、且つＦ／Ｆ回
路６４をＦ／Ｆ回路５３とカウンタ５５との間に
設けている。このワンシヨツトパルス発生回路の
動作を第６図のタイミングチヤートに基づいて説
明する。Ｆ／Ｆ回路５１，５２，５３およびカウ
ンタ５５の動作は入力端子T2，T2に入力信号が
印加されてからＦ／Ｆ回路５３がクロツク信号を
分周するまでは第３図の実施例と全く同じである
ので説明を省略する。第５図においてＦ／Ｆ回路
５３のＱ端子出力Q3はＦ／Ｆ回路６４によつて
更に1/2分周されＦ／Ｆ回路６４のＱ端子出力Q4
となる。カウンタ５５は出力Q4を取込み出力Q4
のパルスの立上り部をプリセツト値１５から減少
する方向に計数する。カウンタ５５の計数値が零
になるとＣ／Ｏ端子出力が論理“１”から論理
“０”になる（第６図Ｉ）。そして前記Ｃ／Ｏ端子
出力はインバータ６３で反転され、Ｆ／Ｆ回路５
１及びＦ／Ｆ回路５２のそれぞれのＲ端子に論理
“１”信号が入力され、Ｆ／Ｆ回路５１，５２は
リセツトされる。Ｆ／Ｆ回路５２がリセツトされ
ることによりＦ／Ｆ回路５２のワンシヨツトパル
ス出力Q2は論理“１”から論理“０”となる。
一方前記出力Q2が論理“０”になるとＦ／Ｆ
回路５２の出力２が論理“１”となるためカ
ウンタ５５は計数動作を停止し、JAM端子入力
によつて決定された値にプリセツトされる。更に
カウンタ５５がプリセツトされるとＣ／Ｏ端子出
力が論理“１”となり、インバータ６３を介して
Ｆ／Ｆ回路５１，５２のそれぞれのＲ端子に論理
“０”信号が入力されるためにＦ／Ｆ回路５１，
５２はリセツト状態から解除される。そしてワン
シヨツトパルス発生回路は次の入力を待機する状
態となる。
回路５２の出力２が論理“１”となるためカ
ウンタ５５は計数動作を停止し、JAM端子入力
によつて決定された値にプリセツトされる。更に
カウンタ５５がプリセツトされるとＣ／Ｏ端子出
力が論理“１”となり、インバータ６３を介して
Ｆ／Ｆ回路５１，５２のそれぞれのＲ端子に論理
“０”信号が入力されるためにＦ／Ｆ回路５１，
５２はリセツト状態から解除される。そしてワン
シヨツトパルス発生回路は次の入力を待機する状
態となる。
このワンシヨツトパルス発生回路ではワンシヨ
ツトパルスのパルス幅Twはクロツク信号Tpの周
期の（４×14＋１）倍となる。一般にプリセツト
値をＮとすればパルス幅TwはTw＝｛４（Ｎ−
１）＋１）・Tpとなる。
ツトパルスのパルス幅Twはクロツク信号Tpの周
期の（４×14＋１）倍となる。一般にプリセツト
値をＮとすればパルス幅TwはTw＝｛４（Ｎ−
１）＋１）・Tpとなる。
本実施例ではワンシヨツトパルスのパルス幅が
第３図における実施例の約２倍まで取れるために
低いエンジン回転数領域での回転数制御において
制御機能の精度及び安定性を向上させるのに有効
である。
第３図における実施例の約２倍まで取れるために
低いエンジン回転数領域での回転数制御において
制御機能の精度及び安定性を向上させるのに有効
である。
以上本発明によれば高安定且つ高精度のエンジ
ン回転数制御装置を安価に提供することが可能と
なる。
ン回転数制御装置を安価に提供することが可能と
なる。
第１図は本発明に係る回転数制御装置の主要部
の構成を示す回路図、第２Ａ図、第２Ｂ図は第１
図の回路の各部の動作波形を示す波形図、第３図
は本発明に適用されるワンシヨツトパルス発生回
路の回路構成を示す回路図、第４図は第３図の動
作説明をするためのタイムチヤート、第５図はワ
ンシヨツトパルス発生回路の他の実施例を示す回
路図、第６図は第５図の回路の動作説明をするた
めのタイムチヤートである。 ４４…波形整形回路、４５…ローパスフイル
タ、４６…積分回路、４７…三角波発生回路、４
８…直流安定化電源、４９…駆動回路、５１，５
２，５３，５４，６４…Ｆ／Ｆ回路、５５…カウ
ンタ、６２…クロツクパルス発生器。
の構成を示す回路図、第２Ａ図、第２Ｂ図は第１
図の回路の各部の動作波形を示す波形図、第３図
は本発明に適用されるワンシヨツトパルス発生回
路の回路構成を示す回路図、第４図は第３図の動
作説明をするためのタイムチヤート、第５図はワ
ンシヨツトパルス発生回路の他の実施例を示す回
路図、第６図は第５図の回路の動作説明をするた
めのタイムチヤートである。 ４４…波形整形回路、４５…ローパスフイル
タ、４６…積分回路、４７…三角波発生回路、４
８…直流安定化電源、４９…駆動回路、５１，５
２，５３，５４，６４…Ｆ／Ｆ回路、５５…カウ
ンタ、６２…クロツクパルス発生器。
Claims (1)
- 【特許請求の範囲】 １ エンジン回転数を検出し、エンジン回転数に
比例した周波数の信号を出力する回転数検出手段
と、該回転数検出手段の出力信号を波形整形し、
パルス信号を出力する波形整形回路と、該波形整
形回路から出力されるパルス信号が入力される毎
に設定された一定のパルス幅のパルス信号を出力
するパルス発生手段と、該パルス発生手段の出力
と設定回転数信号とを比較演算し、その演算結果
に基づいてアクチユエータを駆動する手段とを具
備するエンジン回転数制御装置において、前記パ
ルス発生手段が、一定周波数のクロツクパルスを
発生するクロツクパルス発生器と、前記波形整形
回路のパルス信号が入力される毎にクロツクパル
スに同期して論理“１”信号を出力する保持回路
と、前記クロツクパズルを１／ｎ分周する分周回
路と、該分周回路のパルス出力信号を設定値に基
づいて計数する計数手段とからなり、前記計数手
段がその計数内容が所定値に達した後の最初のク
ロツクパルスの立上り時点で前記保持回路にリセ
ツト信号を出力することを特徴とするエンジン回
転数制御装置。 ２ エンジン回転数を検出し、エンジン回転数に
比例した周波数の信号を出力する回転数検出手段
と、該回転数検出手段の出力信号を波形整形し、
パルス信号を出力する波形整形回路と、該波形整
形回路から出力されるパルス信号が入力される毎
に設定された一定のパルス幅のパルス信号を出力
するパルス発生手段と、該パルス発生手段の出力
と設定回転数信号とを比較演算し、その演算結果
に基づいてアクチユエータを駆動する手段とを具
備するエンジン回転数制御装置において、前記パ
ルス発生手段が、一定周波数のクロツクパルスを
発生するクロツクパルス発生器と、前記波形整形
回路のパルス信号が入力される毎にクロツクパル
スに同期して論理“１”信号を出力する保持回路
と、前記クロツクパルスを１／ｎ分周する分周回
路と、該分周回路のパルス出力信号を設定値に基
づいて計数する計数手段とからなり、前記計数手
段がその計数内容が所定値に達した時点で前記保
持回路にリセツト信号を出力することを特徴とす
るエンジン回転数制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9272080A JPS5718437A (en) | 1980-07-09 | 1980-07-09 | Engine revolving rate controller |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9272080A JPS5718437A (en) | 1980-07-09 | 1980-07-09 | Engine revolving rate controller |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5718437A JPS5718437A (en) | 1982-01-30 |
| JPS6224614B2 true JPS6224614B2 (ja) | 1987-05-29 |
Family
ID=14062280
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9272080A Granted JPS5718437A (en) | 1980-07-09 | 1980-07-09 | Engine revolving rate controller |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5718437A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6143240A (ja) * | 1984-08-06 | 1986-03-01 | Kawasaki Heavy Ind Ltd | 内燃機関の回転数制御装置 |
| JPH0180648U (ja) * | 1987-11-19 | 1989-05-30 |
-
1980
- 1980-07-09 JP JP9272080A patent/JPS5718437A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5718437A (en) | 1982-01-30 |
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