JPS62247263A - 高速応答追従比較型速度電圧発生回路 - Google Patents
高速応答追従比較型速度電圧発生回路Info
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- JPS62247263A JPS62247263A JP8996486A JP8996486A JPS62247263A JP S62247263 A JPS62247263 A JP S62247263A JP 8996486 A JP8996486 A JP 8996486A JP 8996486 A JP8996486 A JP 8996486A JP S62247263 A JPS62247263 A JP S62247263A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、サーボシステム等においてパルスエンコーダ
（以下、ＰＧと称する）の出力周波数Ｆをアナログ電圧
■に変換するＦ／Ｖコンバータに関する。
（以下、ＰＧと称する）の出力周波数Ｆをアナログ電圧
■に変換するＦ／Ｖコンバータに関する。
従来、モータ等の回転速度を検出するには、速度検出用
小型直流発″ｒｒＬ機（タコジェネレータ）を用いてい
たが、装置の小型化、軽賃化のためタコジェネレータに
代え、位置検出に用いるＰＧの出力パルスをＦ／Ｖコン
／ヘータで電圧に変換するようになった。ところが、Ｆ
／Ｖコンバータを用いたサーボシステムは低速時の出力
電圧のリップル成分が大きいのでＮＣ等に用いるには不
可能とされていた。
小型直流発″ｒｒＬ機（タコジェネレータ）を用いてい
たが、装置の小型化、軽賃化のためタコジェネレータに
代え、位置検出に用いるＰＧの出力パルスをＦ／Ｖコン
／ヘータで電圧に変換するようになった。ところが、Ｆ
／Ｖコンバータを用いたサーボシステムは低速時の出力
電圧のリップル成分が大きいのでＮＣ等に用いるには不
可能とされていた。
そこでＰＧから出力されるパルスを可逆カウンタで計数
して、その計数値に比例する可逆のパルスレートを積分
手段により生成して前記可逆カウンタの二つの入力端子
のうち計数値の絶対値を減する側の入力端子に入力させ
ることにより可逆カウンタから出力される計数値を追従
平衡させ、その平衡した計数値をＤ／Ａコンバータによ
りアナログ電圧に変換する回路が特願昭５９−２７０７
９１ ｒ追従比較型速度電圧発生回路」に示されてい
る。
して、その計数値に比例する可逆のパルスレートを積分
手段により生成して前記可逆カウンタの二つの入力端子
のうち計数値の絶対値を減する側の入力端子に入力させ
ることにより可逆カウンタから出力される計数値を追従
平衡させ、その平衡した計数値をＤ／Ａコンバータによ
りアナログ電圧に変換する回路が特願昭５９−２７０７
９１ ｒ追従比較型速度電圧発生回路」に示されてい
る。
■−述した従来の回路は、ＰＧからのパルスをデジタル
処理して最後にＤ／Ａコンバータによってアナログ電圧
に変換しているので、低速時におけるパルスのリップル
が全く問題とならず、速度に対する出力は完全な直線性
を得ることが可能となり、温度ドリフｌ−等の精度はＤ
／Ａコンバータのみの特性によるものとなっている。し
かしながらこの回路は一次遅れの回路構成となっている
ので、精度を！−げるためビット数を上げると応答性が
悪くなるという欠点があった。
処理して最後にＤ／Ａコンバータによってアナログ電圧
に変換しているので、低速時におけるパルスのリップル
が全く問題とならず、速度に対する出力は完全な直線性
を得ることが可能となり、温度ドリフｌ−等の精度はＤ
／Ａコンバータのみの特性によるものとなっている。し
かしながらこの回路は一次遅れの回路構成となっている
ので、精度を！−げるためビット数を上げると応答性が
悪くなるという欠点があった。
本発明の高速応答追従比較型速度電圧発生回路は、ＰＧ
から出力された正方向、負方向のパルスをそれぞれアッ
プカウントまたはダウンカウントして計数値を出力し、
設定された周期毎にクリアされる第２のり逆カウンタと
、第２の可逆カウンタより計数イ１を入力して前記周期
毎にそのときの計数値を、前記周期に対応する倍率だけ
増大させて定常時の第１の可逆カウンタの出力した計数
値に等しくして出力するＤフリップフロップと、Ｄフリ
ップフロップより出力された計数値と第１の１１７逆カ
ウンタの出力した計数値を比較して１両計数値の差があ
る設定値を超えたとき第１の可逆カウンタの計数値を、
Ｄフリ７プフロツプの出力したｌｉｔ数値で置換させる
制御信号を出力するコンパレータを有している。
から出力された正方向、負方向のパルスをそれぞれアッ
プカウントまたはダウンカウントして計数値を出力し、
設定された周期毎にクリアされる第２のり逆カウンタと
、第２の可逆カウンタより計数イ１を入力して前記周期
毎にそのときの計数値を、前記周期に対応する倍率だけ
増大させて定常時の第１の可逆カウンタの出力した計数
値に等しくして出力するＤフリップフロップと、Ｄフリ
ップフロップより出力された計数値と第１の１１７逆カ
ウンタの出力した計数値を比較して１両計数値の差があ
る設定値を超えたとき第１の可逆カウンタの計数値を、
Ｄフリ７プフロツプの出力したｌｉｔ数値で置換させる
制御信号を出力するコンパレータを有している。
このように、ＰＧから入力されたパルスの数を第２のカ
ウンタおよびＤフリップフロップにより一定の時間単位
でサンプリングし、かつサンプリング値をある倍率だけ
増大させた計数値が定常状ＩＥにおいて第１のカウンタ
が出力する計数値と同一となるようにサンプリング周期
を定め、両針数値を比較して両針数値が大きく相違した
とき第１のカウンタのカウントした計数値をサンプリン
グした計数値に前記倍率を乗じた計数値で置換するので
、精度を上げるためビット数を上げた場合でも応答性が
迅速となる。
ウンタおよびＤフリップフロップにより一定の時間単位
でサンプリングし、かつサンプリング値をある倍率だけ
増大させた計数値が定常状ＩＥにおいて第１のカウンタ
が出力する計数値と同一となるようにサンプリング周期
を定め、両針数値を比較して両針数値が大きく相違した
とき第１のカウンタのカウントした計数値をサンプリン
グした計数値に前記倍率を乗じた計数値で置換するので
、精度を上げるためビット数を上げた場合でも応答性が
迅速となる。
本発明の実施例を図面を参照して説明する。
第１図は本発明の高速応答追従比較型速度電圧発生回路
の一実施例を示すブロック図である。
の一実施例を示すブロック図である。
本実施例は前述した特願昭５９−２７０７９１ ｒ追
従比較型速度電圧発生回路」の回路に一点鎖線内に示し
た可逆カウンタ１と、Ｄフリップフロップ２と、コンパ
レータ３と、インバータ４．５を追加して構成されたも
のである。
従比較型速度電圧発生回路」の回路に一点鎖線内に示し
た可逆カウンタ１と、Ｄフリップフロップ２と、コンパ
レータ３と、インバータ４．５を追加して構成されたも
のである。
可逆カウンタｌは不図示のＰＧから出力された＋Ｆ力方
向たは負方向のパルス＋ｐ、−ｐを可逆カウンタ６と並
列に、インバータ４．５を介してそれぞれアップ端子Ｕ
Ｐ、ダウン端子ＤＯＷＮに入力してカウントし、予め設
定された一定周期Ｔ毎にカウントした計数値Ｎｏを出力
するとともにクリヤされる。Ｄフリップフロップ２は、
可逆カウンタｌより入力された計ａ値Ｎｏを、定常時の
カウンタ６から出力される計数ｆｌｆｌ）ｈに等しくす
る倍率に対応する桁だけ高位にシフトして計数値Ｎ、
として前記周期Ｔ毎に出力する。コンパレータ３は、Ｄ
フリップフロップ２から出力された計数値Ｎ１を人力し
、両針数値Ｍｌ ＊ Ｎ２を比較して両針数値Ｎ、
、 Ｎ２の差がある設定値を超過したとき、可逆
カウンタ６に信号ＬＯ＾Ｄを出力して可逆カウンタ６の
計数値Ｎ？をそのときの計数値Ｎ、で置換する。ＩＩ丁
逆方ウンタ６は前記特願昭５９−２７０７９１に示され
た可逆カウンタで、正負方向のパルス＋ｐ、−ｐをカウ
ントして計数値Ｎ２を出力する。
向たは負方向のパルス＋ｐ、−ｐを可逆カウンタ６と並
列に、インバータ４．５を介してそれぞれアップ端子Ｕ
Ｐ、ダウン端子ＤＯＷＮに入力してカウントし、予め設
定された一定周期Ｔ毎にカウントした計数値Ｎｏを出力
するとともにクリヤされる。Ｄフリップフロップ２は、
可逆カウンタｌより入力された計ａ値Ｎｏを、定常時の
カウンタ６から出力される計数ｆｌｆｌ）ｈに等しくす
る倍率に対応する桁だけ高位にシフトして計数値Ｎ、
として前記周期Ｔ毎に出力する。コンパレータ３は、Ｄ
フリップフロップ２から出力された計数値Ｎ１を人力し
、両針数値Ｍｌ ＊ Ｎ２を比較して両針数値Ｎ、
、 Ｎ２の差がある設定値を超過したとき、可逆
カウンタ６に信号ＬＯ＾Ｄを出力して可逆カウンタ６の
計数値Ｎ？をそのときの計数値Ｎ、で置換する。ＩＩ丁
逆方ウンタ６は前記特願昭５９−２７０７９１に示され
た可逆カウンタで、正負方向のパルス＋ｐ、−ｐをカウ
ントして計数値Ｎ２を出力する。
このようにしてＤフリップフロップ２は一種の周波数カ
ウンタの作用をしており、周期ＴとＤクリップフロップ
出力計数値Ｎ０の倍率を適当に選定することにより、定
常時において該倍率を乗じて生成した計数値Ｎ１と可逆
カウンタ６の計数値Ｎ２を同じにすることが可能である
。
ウンタの作用をしており、周期ＴとＤクリップフロップ
出力計数値Ｎ０の倍率を適当に選定することにより、定
常時において該倍率を乗じて生成した計数値Ｎ１と可逆
カウンタ６の計数値Ｎ２を同じにすることが可能である
。
例えば８ビツト構成の場合、クロックパルスＣＰ＝ ５
１２ＫＨｚに対する正方向のパルスレートは最大２５４
Ｋｐｐｓ となり、その時の可逆カウンタ６は計数値Ｎ
２＝７Ｆを出力する。もし前記周期をＴ ＝ ８ＫＨｚ
とすればＤフリップフロップの出力計数値ＮｏはＩＦと
なり、これを４倍、すなわち２ビツトだけ上位にシフト
させることにより再計数値Ｎ、と計数値Ｎ２がコンパレ
ータ３で比較されて、ＰＧの速さが急変した場合のよう
に再計数値”Ｉ ＋ Ｎ２の差がある設定値を超過
したとき、信号ＬＯＡＤがコンパレータ３から可逆カウ
ンタ６に出力されて、可逆カウンタ１の計数値Ｎｏが４
倍された計数イ１Ｍ１で可逆カウンタ６の計数値Ｎ２が
置換される。このため１２５２ ｓｅｃでの応答が可能
となる。
１２ＫＨｚに対する正方向のパルスレートは最大２５４
Ｋｐｐｓ となり、その時の可逆カウンタ６は計数値Ｎ
２＝７Ｆを出力する。もし前記周期をＴ ＝ ８ＫＨｚ
とすればＤフリップフロップの出力計数値ＮｏはＩＦと
なり、これを４倍、すなわち２ビツトだけ上位にシフト
させることにより再計数値Ｎ、と計数値Ｎ２がコンパレ
ータ３で比較されて、ＰＧの速さが急変した場合のよう
に再計数値”Ｉ ＋ Ｎ２の差がある設定値を超過
したとき、信号ＬＯＡＤがコンパレータ３から可逆カウ
ンタ６に出力されて、可逆カウンタ１の計数値Ｎｏが４
倍された計数イ１Ｍ１で可逆カウンタ６の計数値Ｎ２が
置換される。このため１２５２ ｓｅｃでの応答が可能
となる。
これに対して従来の回路では８ビツト構成の場合は数ｍ
Ｓｅｃの応答速度となり、１２ビツト構成となると使
用に堪えなかった。
Ｓｅｃの応答速度となり、１２ビツト構成となると使
用に堪えなかった。
以！−説明したように本−５ｉ！！明は、パルスエンコ
ーダから出力された正方向または負方向のパルスをそれ
ぞれアップカウントまたはダウンカウントするｎ）逆カ
ウンタと、Ｄフリップフロップと、コンパレータを用い
て、設定された周期毎に計数値をサンプリングし、この
計数値に適当な倍率を乗じて定常時に出力される計数値
と等しくして再計数値を比較し１両計数値の差がある値
以上に拡大したとき、サンプリング計数イ１を優先して
出力させることにより、入カバレスレートが急変したと
きの高速応答ができる、精度の高い追従比較型速度電圧
発生回路を得ることができる効果がある。
ーダから出力された正方向または負方向のパルスをそれ
ぞれアップカウントまたはダウンカウントするｎ）逆カ
ウンタと、Ｄフリップフロップと、コンパレータを用い
て、設定された周期毎に計数値をサンプリングし、この
計数値に適当な倍率を乗じて定常時に出力される計数値
と等しくして再計数値を比較し１両計数値の差がある値
以上に拡大したとき、サンプリング計数イ１を優先して
出力させることにより、入カバレスレートが急変したと
きの高速応答ができる、精度の高い追従比較型速度電圧
発生回路を得ることができる効果がある。
第１図は本発明の高速応答追従比較型速度電圧発生回路
の一実施例を示すブロック図である。 １．６・・・可逆カウンタ、 ２・・・・・・・・・Ｄフリップフロップ、３・・・・
・・・・・コンパレータ。 ４．５・・・インバータ、 十Ｐ・・・・・・正方向パルス、 −Ｐ・・・・・・負方向パルス、 Ｔ・・・・・・・・・周期、 ＬＯＡＤ・・・・・・制御信号。
の一実施例を示すブロック図である。 １．６・・・可逆カウンタ、 ２・・・・・・・・・Ｄフリップフロップ、３・・・・
・・・・・コンパレータ。 ４．５・・・インバータ、 十Ｐ・・・・・・正方向パルス、 −Ｐ・・・・・・負方向パルス、 Ｔ・・・・・・・・・周期、 ＬＯＡＤ・・・・・・制御信号。
Claims (1)
- 【特許請求の範囲】 パルスエンコーダから出力されたパルスを第１の可逆カ
ウンタで計数して、その計数値に比例する可逆のパルス
レートを積分手段により発生し、前記可逆カウンタの二
つの入力端子のうち計数値の絶対値を減する側の入力端
子に入力させることにより可逆カウンタから出力される
計数値を追従平衡させ、平衡した計数値をＤ／Ａコンバ
ータによりアナログ電圧に変換する追従比較型速度電圧
発生回路において、 パルスエンコーダから出力された正方向、負方向のパル
スをそれぞれアップカウントまたはダウンカウントして
計数値を出力し、設定された周期毎にクリアされる第２
の可逆カウンタと、 第２の可逆カウンタより計数値を入力して前記周期毎に
そのときの計数値を、前記周期に対応する倍率だけ増大
させて定常時の第１の可逆カウンタの出力した計数値に
等しくして出力するＤフリップフロップと、 Ｄフリップフロップより出力された計数値と第１の可逆
カウンタの出力した計数値を比較して、両計数値の差が
ある設定値を超えたとき第１の可逆カウンタの計数値を
、Ｄフリップフロップの出力した計数値で置換させる制
御信号を出力するコンパレータを有することを特徴とす
る高速応答追従比較型速度電圧発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8996486A JPS62247263A (ja) | 1986-04-21 | 1986-04-21 | 高速応答追従比較型速度電圧発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8996486A JPS62247263A (ja) | 1986-04-21 | 1986-04-21 | 高速応答追従比較型速度電圧発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62247263A true JPS62247263A (ja) | 1987-10-28 |
| JPH0551104B2 JPH0551104B2 (ja) | 1993-07-30 |
Family
ID=13985370
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8996486A Granted JPS62247263A (ja) | 1986-04-21 | 1986-04-21 | 高速応答追従比較型速度電圧発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62247263A (ja) |
-
1986
- 1986-04-21 JP JP8996486A patent/JPS62247263A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0551104B2 (ja) | 1993-07-30 |
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