JPH0465986B2 - - Google Patents
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- Publication number
- JPH0465986B2 JPH0465986B2 JP27079184A JP27079184A JPH0465986B2 JP H0465986 B2 JPH0465986 B2 JP H0465986B2 JP 27079184 A JP27079184 A JP 27079184A JP 27079184 A JP27079184 A JP 27079184A JP H0465986 B2 JPH0465986 B2 JP H0465986B2
- Authority
- JP
- Japan
- Prior art keywords
- pulse
- output
- count value
- circuit
- speed signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- Analogue/Digital Conversion (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、サーボシステム等においてパルスエ
ンコーダ（以下、PGとする）のパルスレートを
速度信号に変換する速度信号発生回路に関する。
ンコーダ（以下、PGとする）のパルスレートを
速度信号に変換する速度信号発生回路に関する。
従来、モータ等の回転速度を検出するには、速
度検出用小型直流発電機（タコジエネレータ）を
用いていたが、装置の小型化、軽量化のために、
タコジエネレータを省略し、位置検出に用いるパ
ルスエンコーダの出力パルスをＦ／Ｖコンバータ
で電圧に変換するようになつた。ところが、Ｆ／
Ｖコンバータを用いたサーボシステムは低速時の
出力電圧のリツプル成分が大きいのでNC等に用
いるには不可能とされていた。
度検出用小型直流発電機（タコジエネレータ）を
用いていたが、装置の小型化、軽量化のために、
タコジエネレータを省略し、位置検出に用いるパ
ルスエンコーダの出力パルスをＦ／Ｖコンバータ
で電圧に変換するようになつた。ところが、Ｆ／
Ｖコンバータを用いたサーボシステムは低速時の
出力電圧のリツプル成分が大きいのでNC等に用
いるには不可能とされていた。
そこで、PGの出力パルス間隔の1/16の周期を
持つクロツクパルスを発生させてPGの出力パル
ス間を補間した後、これらのパルスをアナログ的
に積分することにより出力電圧のリツプル成分を
減少させる速度信号発生回路が考案されている
（実願昭58−118297号公報）。
持つクロツクパルスを発生させてPGの出力パル
ス間を補間した後、これらのパルスをアナログ的
に積分することにより出力電圧のリツプル成分を
減少させる速度信号発生回路が考案されている
（実願昭58−118297号公報）。
しかしながら、パルスをアナログ的に積分する
上記従来の装置では、出力電圧に少なからずリツ
プル成分が含まれてしまい、また装置内のほとん
どの回路がアナログ回路で構成されているので、
温度ドリフト等による精度の劣化が発生するとい
う欠点があつた。
上記従来の装置では、出力電圧に少なからずリツ
プル成分が含まれてしまい、また装置内のほとん
どの回路がアナログ回路で構成されているので、
温度ドリフト等による精度の劣化が発生するとい
う欠点があつた。
本発明の目的は、リツプル成分が除去され、精
度の高い速度信号を発生する速度信号発生回路を
提供することにある。
度の高い速度信号を発生する速度信号発生回路を
提供することにある。
本発明の速度信号発生回路は、パルスエンコー
ダの出力パルスを計数する可逆カウンタと、可逆
カウンタの計数値に比例する可逆のパルスレート
を出力する積分手段とを有し、積分手段の出力が
可逆カウンタの２つの入力端子のうち計数の絶対
値を減ずる側の入力端子に接続されている。
ダの出力パルスを計数する可逆カウンタと、可逆
カウンタの計数値に比例する可逆のパルスレート
を出力する積分手段とを有し、積分手段の出力が
可逆カウンタの２つの入力端子のうち計数の絶対
値を減ずる側の入力端子に接続されている。
本発明は、PGから出力されるパルスレートに
比例した可逆のパルスレートを作り、これらパル
スレートを可逆カウンタで追従比較するものであ
る。
比例した可逆のパルスレートを作り、これらパル
スレートを可逆カウンタで追従比較するものであ
る。
可逆カウンタの計数値（デジタルの速度信号）
をＤ／Ａコンバータによつてアナログ電圧に変換
した場合、低速時におけるパルスのリツプルが全
く問題とならず、速度に対する出力は完全な直線
性を得ることが可能となり、温度ドリフト等の精
度はＤ／Ａコンバータのみの特性によるものとな
る。
をＤ／Ａコンバータによつてアナログ電圧に変換
した場合、低速時におけるパルスのリツプルが全
く問題とならず、速度に対する出力は完全な直線
性を得ることが可能となり、温度ドリフト等の精
度はＤ／Ａコンバータのみの特性によるものとな
る。
なお、可逆カウンタの計数値をCPU等に入力
して、他のデジタル演算に用いることができる。
して、他のデジタル演算に用いることができる。
次に、本発明の実施例について図面を参照して
説明する。
説明する。
第１図は本発明の一実施例の追従比較型速度信
号発生回路の構成図である。
号発生回路の構成図である。
可逆カウンタ１はアツプ端子UP、ダウン端子
DOWNにパルスを入力してそれぞれインクリメ
ント、デクリメントされ、最上位ビツト（以下、
MSBとする）に正負符号（正のときに“０”、負
のときに“１”）がつけられた計数値Ｎをデータ
バス１２に出力する。Ｄ／Ａコンバータ２はデー
タバス１２上の計数値Ｎをアナログ電圧Ｖに変換
して出力する。演算回路（以下、ALUとする）
３はデータバス１２上の計数値Ｎとデータバス１
４に出力されたＤ・フリツプフロツプ４の出力値
との加算を行ない、演算結果をデータバス１３に
出力するとともに、演算の結果発生したキヤリー
Ｃをキヤリー端子COから出力する。Ｄ・フリツ
プフロツプ４はクロツクパルスCPが印加された
ときのデータバス１３上のデータをデータバス１
４に出力する。アンド回路５はデータバス１２上
の計数値ＮのMSBとクロツクパルスCPのインバ
ータ１１による反転信号とALU３からのキヤ
リーＣのインバータ７による反転信号との論理積
をとり、アツプパルスPUを出力する。アンド回
路６はデータバス１２上の計数値ＮのMSBのイ
ンバータ８による反転信号とクロツクパルスCP
のインバータ１１による反転信号とALU３か
らのキヤリーＣとの論理積をとり、ダウンパルス
PDを出力する。ノア回路９，１０はそれぞれ不
図示のPGから発生される正方向のパルス＋Ｐと
アツプパルスPU、負方向のパルス−Ｐとダウン
パルスPDとのノアをとる。ここで、ALU３、
Ｄ・フリツプフロツプ４、インバータ７，８，１
１、アンド回路５，６は積分手段を構成してい
る。
DOWNにパルスを入力してそれぞれインクリメ
ント、デクリメントされ、最上位ビツト（以下、
MSBとする）に正負符号（正のときに“０”、負
のときに“１”）がつけられた計数値Ｎをデータ
バス１２に出力する。Ｄ／Ａコンバータ２はデー
タバス１２上の計数値Ｎをアナログ電圧Ｖに変換
して出力する。演算回路（以下、ALUとする）
３はデータバス１２上の計数値Ｎとデータバス１
４に出力されたＤ・フリツプフロツプ４の出力値
との加算を行ない、演算結果をデータバス１３に
出力するとともに、演算の結果発生したキヤリー
Ｃをキヤリー端子COから出力する。Ｄ・フリツ
プフロツプ４はクロツクパルスCPが印加された
ときのデータバス１３上のデータをデータバス１
４に出力する。アンド回路５はデータバス１２上
の計数値ＮのMSBとクロツクパルスCPのインバ
ータ１１による反転信号とALU３からのキヤ
リーＣのインバータ７による反転信号との論理積
をとり、アツプパルスPUを出力する。アンド回
路６はデータバス１２上の計数値ＮのMSBのイ
ンバータ８による反転信号とクロツクパルスCP
のインバータ１１による反転信号とALU３か
らのキヤリーＣとの論理積をとり、ダウンパルス
PDを出力する。ノア回路９，１０はそれぞれ不
図示のPGから発生される正方向のパルス＋Ｐと
アツプパルスPU、負方向のパルス−Ｐとダウン
パルスPDとのノアをとる。ここで、ALU３、
Ｄ・フリツプフロツプ４、インバータ７，８，１
１、アンド回路５，６は積分手段を構成してい
る。
次に、本実施例の動作を説明する。
まず、PGから正方向のパルス＋Ｐが連続して
ノア回路９に入力されると可逆カウンタ１の計数
値Ｎは増加される。このとき計数値Ｎは正である
のでMSBは“０”となつている。この計数値Ｎ
はALU３でデータバス１４上のデータと加算さ
れ、さらにこの加算結果はクロツクパルスCP毎
にＤ・フリツプフロツプ４によりデータバス１４
に出力されて再び計数値Ｎと加算される。このよ
うにして、ALU３で加算された結果、キヤリー
Ｃが発生すると、このキヤリーＣはキヤリー端子
COからアンド回路６に入力し、ダウンパルスPD
としてノア回路１０を経て可逆カウンタ１のダウ
ン端子DOWNに入力するので、可逆カウンタ１
の計数値Ｎは１だけデクリメントされる。
ノア回路９に入力されると可逆カウンタ１の計数
値Ｎは増加される。このとき計数値Ｎは正である
のでMSBは“０”となつている。この計数値Ｎ
はALU３でデータバス１４上のデータと加算さ
れ、さらにこの加算結果はクロツクパルスCP毎
にＤ・フリツプフロツプ４によりデータバス１４
に出力されて再び計数値Ｎと加算される。このよ
うにして、ALU３で加算された結果、キヤリー
Ｃが発生すると、このキヤリーＣはキヤリー端子
COからアンド回路６に入力し、ダウンパルスPD
としてノア回路１０を経て可逆カウンタ１のダウ
ン端子DOWNに入力するので、可逆カウンタ１
の計数値Ｎは１だけデクリメントされる。
PGからのパルス＋Ｐのパルスレートが増すほ
ど、計数値Ｎが増してALU３から頻繁にキヤリ
ーＣが出力されるので、ダウンパルスPDのパル
スレートも増加する。このようにして、計数値Ｎ
は平衡状態になり、Ｄ／Ａコンバータ２から安定
した出力電圧が得られる。
ど、計数値Ｎが増してALU３から頻繁にキヤリ
ーＣが出力されるので、ダウンパルスPDのパル
スレートも増加する。このようにして、計数値Ｎ
は平衡状態になり、Ｄ／Ａコンバータ２から安定
した出力電圧が得られる。
また、PGから負方向のパルス−Ｐが入力され
る場合には、計数値Ｎが負となるのでMSBは
“１”となり、アンド回路５からアツプパルスPU
がノア回路９を経て可逆カウンタ１のアツプ端子
UPに入力される。従つて、PGから正方向のパル
ス＋Ｐが入力された場合と同様にして計数値Ｎが
平衡状態になる。
る場合には、計数値Ｎが負となるのでMSBは
“１”となり、アンド回路５からアツプパルスPU
がノア回路９を経て可逆カウンタ１のアツプ端子
UPに入力される。従つて、PGから正方向のパル
ス＋Ｐが入力された場合と同様にして計数値Ｎが
平衡状態になる。
ところで、アツプパルスPUおよびダウンパル
スPDのパルスレートはクロツクパルスCPの周波
数に比例するので、この周波数を変化させること
によつて出力電圧のゲインを変えることができ
る。
スPDのパルスレートはクロツクパルスCPの周波
数に比例するので、この周波数を変化させること
によつて出力電圧のゲインを変えることができ
る。
なお、本実施例において、ALU３、Ｄ・フリ
ツプフロツプ、アンド回路５，６、インバータ
７，８，１１によつてアツプパルスPU、ダウン
パルスPDを作り出す代わりに、第２図のように、
実願昭58−56266号公報に開示されている双方向
BRM回路１５およびＤ・フリツプフロツプ１６
によつてアツプパルスPU、ダウンパルスPDを作
つても同様の効果が得られる。双方向BRM回路
１５およびＤ・フリツプフロツプ１６は積分手段
を構成している。ここで、Ｄ・フリツプフロツプ
１６は、双方向BRM回路１５が一周期終了する
までにバイナリレートマルチパライヤ１５ａへの
入力データが変化することを防ぐために設けられ
ている。
ツプフロツプ、アンド回路５，６、インバータ
７，８，１１によつてアツプパルスPU、ダウン
パルスPDを作り出す代わりに、第２図のように、
実願昭58−56266号公報に開示されている双方向
BRM回路１５およびＤ・フリツプフロツプ１６
によつてアツプパルスPU、ダウンパルスPDを作
つても同様の効果が得られる。双方向BRM回路
１５およびＤ・フリツプフロツプ１６は積分手段
を構成している。ここで、Ｄ・フリツプフロツプ
１６は、双方向BRM回路１５が一周期終了する
までにバイナリレートマルチパライヤ１５ａへの
入力データが変化することを防ぐために設けられ
ている。
また、第１図、第２図のＤ／Ａコンバータ２の
前段にデジタルパルス幅変換回路を設置すること
によりデジタル部とアナログ回路とのアイソレー
シヨンを行なうことが可能となるほか、Ｄ／Ａコ
ンバータ２を省略しデジタルの速度信号を直接取
り出し、これをCPU等で他のデジタル演算に用
いることも可能である。
前段にデジタルパルス幅変換回路を設置すること
によりデジタル部とアナログ回路とのアイソレー
シヨンを行なうことが可能となるほか、Ｄ／Ａコ
ンバータ２を省略しデジタルの速度信号を直接取
り出し、これをCPU等で他のデジタル演算に用
いることも可能である。
以上説明したように本発明は、PGから出力さ
れるパルスレートに比例した可逆のパルスレート
を作り、これらパルスレートを可逆カウンタで追
従比較することにより、Ｄ／Ａコンバータにより
アナログの速度信号を得る場合に、リツプル成分
が除去された、高精度の速度信号を発生すること
ができ、また、デジタルの速度信号を他の演算に
用いることができる効果がある。
れるパルスレートに比例した可逆のパルスレート
を作り、これらパルスレートを可逆カウンタで追
従比較することにより、Ｄ／Ａコンバータにより
アナログの速度信号を得る場合に、リツプル成分
が除去された、高精度の速度信号を発生すること
ができ、また、デジタルの速度信号を他の演算に
用いることができる効果がある。
第１図は本発明の一実施例の追従比較型速度信
号発生回路の構成図、第２図は他の実施例の構成
図である。 １……可逆カウンタ、２……Ｄ／Ａコンバー
タ、３……ALU、４，１６……Ｄ・フリツプフ
ロツプ、５，６……アンド回路、７，８，１１…
…インバータ、９，１０……ノア回路、１２，１
３，１４……データバス、１５……双方向BRM
回路、１５ａ……バイナリレートマルチプライ
ヤ、１５ｂ……デマルチプレクサ。
号発生回路の構成図、第２図は他の実施例の構成
図である。 １……可逆カウンタ、２……Ｄ／Ａコンバー
タ、３……ALU、４，１６……Ｄ・フリツプフ
ロツプ、５，６……アンド回路、７，８，１１…
…インバータ、９，１０……ノア回路、１２，１
３，１４……データバス、１５……双方向BRM
回路、１５ａ……バイナリレートマルチプライ
ヤ、１５ｂ……デマルチプレクサ。
Claims (1)
- 【特許請求の範囲】 １ パルスエンコーダから出力されるパルスレー
トを速度信号に変換する速度信号発生回路であつ
て、 前記パルスエンコーダの出力パルスを計数する
可逆カウンタと、 該可逆カウンタの計数値に比例する可逆のパル
スレートを出力する積分手段とを有し、 前記積分手段の出力が前記可逆カウンタの２つ
の入力端子のうち計数の絶対値を減ずる側の入力
端子に接続されている追従比較型速度信号発生回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27079184A JPS61148921A (ja) | 1984-12-24 | 1984-12-24 | 追従比較型速度信号発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27079184A JPS61148921A (ja) | 1984-12-24 | 1984-12-24 | 追従比較型速度信号発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61148921A JPS61148921A (ja) | 1986-07-07 |
| JPH0465986B2 true JPH0465986B2 (ja) | 1992-10-21 |
Family
ID=17491049
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27079184A Granted JPS61148921A (ja) | 1984-12-24 | 1984-12-24 | 追従比較型速度信号発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61148921A (ja) |
-
1984
- 1984-12-24 JP JP27079184A patent/JPS61148921A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61148921A (ja) | 1986-07-07 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |