JPS62248041A - デ−タ処理装置及びメモリアクセス制御器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、コンピュータグラフィックの分野に係る。よ
り詳細には、本発明は、コンピュータメモリが、ディス
プレイの各個々の画素又はピクセルに対するデータを、
ディスプレイにおけるそのピクセルの位置に対応するメ
モリの位置に記憶するようなビットマツプ式のコンピュ
ータグラフィックの分野に係る。ビットマツプ式のコン
ピュータグラフィックは、ダイナミックランダムアクセ
スメモリ（ＤＲＡＭ）のビット当たりのコストが低いこ
とにより顕著な利点がある。メモリのビット当たりのコ
ストが低いことがら、より大きく且つより複雑な表示を
ビットマツプモードで形成することができる。

従来の技術 メモリのビット当たりのコストが減少され、ひいては、
ビットマツプ式のコンピュータグラフィックの容量が増
加されることにより、ビットマツプ式メモリをコンピュ
ータグラフィックの分野に効果的に利用することのでき
る処理装置が必要とされている。特に、コンピュータの
メインプロセッサの制御のもとて線や円のような簡単な
図形を描くことのできる成る形式の装置が形成されてい
る。更に、この形式の幾つかの装置は、ビットブロック
転送（ＢＩＴ−ＢＬＴ又はラスタ動作として知られてい
る）のための成る限定された機能を備えており、これは
、メモリの成る位置から別の位置へ像データを転送する
と共に、そのデータをメモリ内の指定位置のデータと論
理的又は演算的に組合せることを含む。

発明が解決しようとする問題点 線を描くと共に他の基本的なグラフィック動作を実行す
る固定布線機能を有したこれらのビットマツプ制御器は
、ビットマツプディスプレイの性能要求に合致する１つ
の解決策を代表するものである。しばしば使用されてい
る大部分のグラフィック動作の幾つかを実行する内蔵ア
ルゴリズムは、全システム性能を改善する１つの方法を
提供する。然し乍ら、有用なグラフィックシステムは。

このような固定布線式の制御器で実行される幾つかの機
能に加えて、多数の機能をしばしば必要とする。これら
の付加的に要求される機能は、コンピュータの主プロセ
ツサによりソフトウェアで実施されねばならない、典型
的に、これらの固定布線式のビットマツプ制御器では、
プロセッサがビットマツプメモリに対して限定されたア
クセスを行なうことしかできず、従って、固定布線式制
御器の固定された１組の機能的な容量をソフトウェアに
よって増大することのできる程度が制限される。そこで
、より強力なグラフィック制御器を提供するか或いはシ
ステムプロセッサによってこのメモリへ良好なアクセス
を行なえるようにするか又はその両方によって、ビット
マツプ式メモリの内容を制御するという問題に対して融
通性の高い解決策を提供できれば非常に有用である。

問題点を解決するための手段 本発明は、データ処理装置と、このデータ処理装置を動
作させるためのデータを記憶するメモリとの組合せに係
る。データ処理装置とメモリとの間に接続されたメモリ
アクセス制御器は、メモリの読み取り及び書き込み動作
が所望の結果を生じるようデータの交換を制御する。

本発明の１つの特徴によれば、データ処理装置は１選択
的に可変なフィールドサイズを有するデータに基づいて
動作し、メモリは、固定長さのワードを使用している。

データ処理装置によって使用されるフィールドサイズは
、所定のサブセットの状態レジスタによってセットされ
る。状態レジスタのこの部分内のデータは、フィールド
の長さを指示する。データ処理装置は、好ましい実施例
によれば、２つの部分でメモリアドレスを指定する。ア
ドレスの最上位部分は、ワードアドレスと称され、メモ
リ内の全ワードを指示する。アドレスの最下位部分は、
指定されたフィールドが始まるメモリワード内の厳密な
ビットを指定し、ビットアドレスと称される。

メモリアクセス制御器は、データ処理装置とメモリとの
間で所望のデータを転送できるようにする。このメモリ
アクセス制御器は、フィールドサイズデータ、ワードア
ドレス及びビットアドレスを用いて、所望のフィールド
を含むメモリ内のメモリワードを決定する。読み取り動
作においては、所望のフィールドの一部分を含む各メモ
リワードが呼び出される。このデータは、バレルシフタ
を用いたデータ処理装置によって正しく使用されるかど
うか判断される。このバレルシフタは、データ処理装置
の最大データ長さいっばいにフィールドを広げる符号又
はゼロによって所望のフィールド内にない呼び出された
データを排除するように働く。

書き込み動作においては、このバレルシフタは、書き込
むべきフィールドを、ビットアドレスによって指定され
たビット境界に対してビット整列させるのに用いられる
。書き込み動作は、読み取り／変更／書き込みシーケン
ス゛として実行される。書き込むべきフィールドの部分
を含むメモリ内の各メモリワードが次いで呼び出される
。この呼び出されたデータは、書き込むべきフィールド
に対応するこのメモリワードの部分に取って代わるよう
に変更される。この変更されたデータは、次いで、メモ
リ内の同じ位置に書き込まれ、従って、指定フィールド
内に含まれたビットにおいてのみメモリに書き込まれる
。

メモリアクセス制御器は、メモリサイクル数の制御を含
む。指定のフィールドは、ワードの境界に合致する必要
がないので、フィールドの読み取り又は書き込み動作に
は、指定のフィールドが１つ以上のワード境界に交差す
るために多数のメモリサイクルが含まれる。メモリサイ
クル数の制御は、ビットアドレスとフィールドサイズと
の和に基づくものである。更に、この技術は、データ処
理装置の最大ワード長さがメモリのワード長さに等しく
ない時には容易に使用することができる。

従って、このメモリアクセス制御器は、別々のワード長
さで作動する装置を合致させるように働く。

本発明の別の特徴は、可変の優先順位に基づいて作動す
るメモリアクセス優先順位制御器にある。ビットマツプ
グラフィックシステムにおいては、ビットマツプメモリ
へのアクセスに対して多数の装置がしばしば競合する。

主として、ビットマツプから表示すべきデータを呼び出
すためには、メモリを周期的に読み取らねばならない。

ビットマツプメモリがダイナミックランダムアクセスメ
モリで形成されている場合には、このメモリを周期的に
更新しなければならない。更に、ビットマツプメモリは
、ディスプレイを制御するためにビットマツプ内のデー
タを操作するグラフィックデータプロセッサによってア
クセスされねばならない。更に、システムの主たるデー
タ処理機能を発揮するホストプロセッサもビットマツプ
メモリへアクセスすることができる。

ビットマツプメモリへアクセスする優先順位についての
判断は、比較的簡単である。第１の優先順位は、ディス
プレイを更新しなければならず、さもなくば、ディスプ
レイは不安定となる。次の優先順位は、一般に、メモリ
をリフレッシュさせる。というのは、この機能は、ビッ
トマツプ内のデータが失われないようにするからである
。大部分のシステムにおいて、ホストプロセッサは、グ
ラフィックデータプロセッサより高い優先順位を有して
いる。というのは、ホストプロセッサは。

グラフィックデータプロセッサに勝る監視能力を有して
いるからである。このような優先順位ハイアラーキの実
施は、回連なものではない。

上記のハイアラーキは、成る問題を生じる。

このハイアラーキによれば、グラフィックデータプロセ
ッサが最も低い優先順位となる。これは、ビットマツプ
の内容を制御する装置であり、従って、ディスプレイの
内容は、最も低い優先順位となる。これにより、ディス
プレイを変更する機能が比較的速度の遅いものとなる。

本発明の実施例によれば、ディスプレイの変更速度は、
可変の優先順位を用いることによって増加される。ビッ
トマツプメモリへのアクセス要求がベンディングになる
場合には、優先順位のハイアラーキは上記したものとな
る。然し乍ら、ベンディングのアクセス要求が他にない
場合には、グラフィックデータプロセッサが第１の優先
順位となる。従って、ディスプレイの変更速度は、ディ
スプレイのリフレッシュ、メモリのリフレッシュ及びホ
ストプロセッサのアクセスが比較的頻繁でない場合に増
加さ　　　′れる。

本発明の効果的な実施例においては、グラフィックデー
タプロセッサの１つのメモリアクセスに多数のメモリサ
イクルが要求される。このような場合、グラフィックデ
ータプロセッサのその後のアクセス要求は、グラフィッ
クデータプロセッサの最初のメモリアクセス要求よりも
高い優先順位となる。これは、２つ以上の多数のメモリ
サイクルのメモリグラフィックアクセスの重畳を効果的
に防止する。これらのその後のメモリアクセスサイクル
は、ディスプレイのリフレッシュ、メモリのリフレッシ
ュ及びホストプロセッサのアクセスよりも低い優先順位
となる。従って、グラフィックデータプロセッサの多数
のサイクルのメモリアクセスは、メモリサイクル間に配
置された１つ以上の優先順位の高いメモリアクセスとな
る。このシステムは、ビットマツプメモリへの競合する
アクセス要求間で良好な兼ね合いをとるように働く。

実施例 本発明のこれら及び他の目的は、添付図面を参照した以
下の詳細な説明より容易に理解されよう。

第１図は、本発明の原理に基づいて構成したグラフィッ
クコンピュータシステム１００のブロック図である。こ
のグラフィックコンピュータシステム１００には、ホス
ト処理システム１１０、グラフィックプロセッサ１２０
．メモリ１３０、シフトレジスタ１４０．ビデオパレッ
ト１５０、デジタル−ビデオコンバータ１６０及びビデ
オディスプレイ１７０が含まれている。

ホスト処理システム１１０は、グラフインクコンピュー
タシステム１００用に大きな計算容量を備えている。ホ
スト処理システム１１０は、少なくとも１個のマイクロ
プロセッサ、リードオンリメモリ、ランダムアクセスメ
モリ及び周辺機器を備えて完全なコンピュータシステム
を構成することが望ましい。ホスト処理システム１１０
は、更に、キーボード或いはマウスの等のある形式の呪
力装置とディスクドライブ等のある形式の長期間記憶装
置も備えていることが望ましい。ホスト処理システム１
１０の構造は、一般的な公知のものであるから、ここで
は、これ以上詳くは述べない。ホスト処理システム１１
０の本質的な特徴は、本発明に関する限り、このホスト
処理システム１１０がユーザに示す可視表示の内容を決
定することである。

グラフィックプロセッサ１２０は、特定のビデオ表示を
ユーザに与えるために、本発明により優れたデータ操作
性を備えている。グラフィックプロセッサ１２０は、ホ
ストバス１１５を通じて、ホスト処理システム１１０に
両方向接続されている。本発明によれば、グラフィック
プロセッサ１２０は、ホスト処理システム１１０からの
独立データプロセッサとして作動する。然し乍ら、グラ
フィックプロセッサ１２０は、ホストバス１１５を通じ
たホスト処理システム１１０からの要求にも応答するこ
とが予想される。グラフィックプロセッサ１２０は、更
に、メモリ１３０と通信すると共に、ビデオメモリバス
１２２を通じてビデオパレット１５０とも通信する。グ
ラフィックプロセッサ１２０は、ビデオメモリバス１２
２を通じて、ビデオＲＡＭ１３２内に記憶されているデ
ータを制御する。グラフィックプロセッサ１２０は、更
に、ビデオＲＡＭ　１３２内或いはリードオンリメモリ
１３４内のいずれかに記憶されているプログラムによっ
て制御される。リードオンリメモリ１３４は、１つ以上
のフォント型の英文字数字キャラクタ及び頻繁に使用さ
れる像等の各種グラフィックイメージデータを更に含ん
でいてもよい。

グラフィックプロセッサ１２０は、更に、ビデオパレッ
ト１５０内に記憶されているデータも制御する。この特
徴については、以下に詳述する。グラフィックプロセッ
サ１２０は、更に、ビデオ制御バス１２４を通じて、デ
ジタル−ビデオコンバータ１６０も制御する。グラフィ
ックプロセッサ１２０は、ビデオ制御バス１２４を通じ
たデジタル−ビデオコンバータ１６０の制御によって、
ユーザに提示されるビデオ像のフレーム当たりの走査線
の本数と走査線の長さとを制御することができる。

ビデオメモリ１３０は、ビデオバス１２２を通じてグラ
フィックプロセッサ１２０に両方向接続されているビデ
オＲＡＭ１３２を含んでいると共に、リードオンリメモ
リ１３４も含んでいる。

ビデオＲＡＭ１３２は、前述したように、ビットマツプ
されたグラフィックデータを含んでおり、このグラフイ
ンクデータが、ユーザに与えられるビデオ像を制御する
。このビデオデータは、ビデオバス１２２を通じて、グ
ラフィックプロセッサ１２０によって操作される。更に
、現在の表示スクリーンに対応するビデオデータは、ビ
デオ出力バス１３６を通じたビデオＲＡＭ１３２からの
出力である。ビデオ出力バス１３６からのデータは、ユ
ーザに示される画素に対応する。ビデオＲＡＭ１３２は
、好ましい実施例においては、本発明の譲受者であるチ
クサス・インストウルメンツ・コーポレーション（Ｔｅ
ｘａｓ　Ｉｎｓｔｒｕｍｅｎｔｓ　Ｃｏｒｐｏｒａｔｉ
ｏｎ）社製の複数の１ＭＳ４１６１　６４．に動的ラン
ダムアクセス集積回路によって形成される。この１ＭＳ
４１６１　６４に集積回路は、デュアルポートを含んで
おり、このデュアルポートによって、表示の再生と表示
の更新とを干渉なしに行うことができる。

シフトレジスタ１４０は、ビデオＲＡＭ１３０からビデ
オデータを受は取り、そのデータを表示ビット流に構成
する。このメモリは、ビデオランダムアクセスメモリ１
３２の典型的な構成に基づいて多数の別々のランダムア
クセスメモリ集積回路によって構成される。これらの集
積回路の各々の出力は、典型的には、わずか１ビット幅
である。従って、ユーザに提示する像を指定するための
充分に高いデータ出力率を得るためには、複数の回路か
らのデータを集めることが必要である。

シフトレジスタ１４０は、ビデオ出力バス１３６から並
列にロードされる。このデータは、ライン１４０と直列
の出力である。このようにして、シフトレジスタ１４０
は１表示ビット流を構成し、この表示ビット流が、ラス
ク走査ビデオ表示内の各ドツトを指定するのに充分な高
い率でビデオデータを供給する。

ビデオパレット１５０は、バス１４５を通じて、シフト
レジスタ１４０からの高速ビデオデータを受は取る。ビ
デオパレット１５０は、メモリバス１２２を通じて、グ
ラフィックプロセッサ１２０からのデータも受は取る。

ビデオパレット１５０は、バス１４５に受は取ったデー
タをバス１５５のビデオレベル出力に変換する。この変
換は、ルック・アップテーブルによって行われる。この
ルック・アップテーブルは、ビデオメモリバス１２２を
通じて、グラフィックプロセッサ１２０によって指定さ
れる。ビデオパレット１５０の出力は、各画素について
色相と彩度とを含んでいてもよいし、各ピクセルについ
て赤、緑及び青の三原色レベルを含んでいてもよい。ビ
デオメモリ１３２内に記憶されているコードからの変換
テーブルと、バス１５５を通じたデジタルレベル出力と
は、ビデオメモリバス１２２を通じて、グラフィックプ
ロセッサ１２０によって制御される。

デジタル−ビデオコンバータ１６０は、バス１５５を通
じてビデオパレット１５０からデジタルビデオ情報を受
は取る。デジタル−ビデオコンバータ１６０は、ビデオ
制御バス１２４を通じてグラフィックプロセッサ１２０
によって制御される。デジタル−ビデオコンバータ１６
０は、ビデオパレット１５０のデジタル出力をビデオ出
力１６５を通じてビデオディスプレイ１７０に供給する
ための希望のアナログレベルに変換するように働く。デ
ジタル−ビデオコンバータ１６０は、水平走査線当たり
のピクセル数とフレーム当たりの走査線の数とを指定す
るために１例えば、ビデオ制御バス１２４を通じてグラ
フィックプロセッサ１２０によって制御される。グラフ
ィックプロセッサ１２０内のデータは、同期信号と帰線
消去信号と帰線信号の発生を、デジタル−ビデオコンバ
ータ１６０を通じて制御する。ビデオ信号のこれらの部
分は、ビデオメモリ１３２内に記憶されたデータによっ
ては指定されず、希望のビデオ出力を指定するために必
要な制御信号を形成する。

更に、ビデオディスプレイ１７０は、ビデオ出力ライン
１６５を通じてデジタル−ビデオコンバータ１６０から
のビデオ出力を受は取る。ビデオディスプレイ１７０は
、グラフィックコンピュータシステムのオペレータが見
る指定のビデオ像を発生する。ビデオパレット１５０、
デジタル−ビデオコンバータ１６０及びビデオディスプ
レイ１７０は、２つの主要なビデオ技術に基づいて操作
されるということに注意されたい。第１の技術では、ビ
デオデータが、色相と彩度に関して各ピクセルについて
指定される。他方の技術では、赤、緑及び青の三原色レ
ベルが各ピクセルについて指定される。これらの主要な
技術のどちらを選択するかは１選択が可能である。ビデ
オパレット１５０、デジタル−ビデオコンバータ１６０
及びビデオディスプレイ１７０は、この技術と両立する
ように構成しなければならない。然し乍ら、本発明の原
理は、グラフィックプロセッサ１２０の操作に関しては
、ビデオ技術のどちらを選択しても、変わりはない。

第２図は、グラフィックプロセッサ１２０を更に詳細に
示すものである。グラフィックプロセッサ１２０は、中
央処理ユニット２００．特別グラフィックハードウェア
２１０．命令キャッシュ２３０、ホストインターフェイ
ス２４０．メモリインターフェイス２５０、入力／出力
レジスタ２６０及びビデオ表示制御器２７０を含んでい
る。

グラフィックプロセッサ１２０の心臓部は、中央処理ユ
ニット２００である。中央処理ユニット２００は、汎用
中央処理ユニットに通常含まれる多数の算術処理及び論
理処理を含む一般データ処理を行うための容量を備えて
いる。更に、中央処理ユニット２００は、単独で、或い
は特別グラフィックハードウェア２００と共に、多数の
特別なグラフィック命令を制御する。

グラフインクプロセッサ１２０は、主バス２ｏ５を含ん
でおり、この主バス２０５は、中央処理ユニット２００
を含むグラフィックプロセッサ１２０の大部分に接続さ
れている。中央処理ユニット２００は、多数のデータレ
ジスタを含む１組のレジスタファイルに、両方向レジス
タバス２０２を通じて、両方向接続されている。レジス
タファイル２２０は、中央処理ユニット２００によって
使用される時に利用可能なデータの保管場所として作用
する。以後に更に詳しく述べるように、レジスタファイ
ル２２０は、中央処理ユニット２００によって使用され
る汎用レジスタを含んでいる上に、グラフィック命令用
の暗黙のオペランドを記憶するために使用される多数の
データレジスタを含んでいる。

中央処理ユニット２００は、命令キャッシュバス２０４
を通じて命令キャッシュ２３０に接続されている。命令
キャッシュ２３０は、更に、汎用バス２０５に接続され
ており、ビデオメモリバス１２２とメモリインターフェ
イス２５０とを通じてビデオメモリ１３０からの命令ワ
ードをロードすることもできる。命令キャッシュ２３０
の目的は、中央処理ユニット２００のある機能の実行を
スピードアップすることである０反復機能或いは中央処
理ユニット２００によって実行されるプログラムの特定
の部分内で頻繁に使用される機能は、命令キャッシュ２
３０内に記憶することもできる。命令キャッシュバス２
０４を通じた命令キャッシュ２３０へのアクセスは、ビ
デオメモリ１３０へのアクセスよりも更に速いものであ
る。従って、中央処理ユニット２００によって実行され
るプログラムは、反復命令或いは頻繁に使用される一連
の命令を命令キャッシュ２３０内に予備的にロードする
ことによってスピードアップすることができる。これを
行うと、これらの命令は、速く取り出すことができるた
めに、速く実行することができる。命令キャッシュ２３
０は、同一の組の命令を常に含んでいる必要はないが、
中央処理ユニット２００によって実行されるプログラム
の特定の部分内で頻繁に使用される特定の組の命令をロ
ードすることができる。

ホストインターフェイス２４０は、ホストインターフェ
イスバス２０６を通じて中央処理ユニット２００に接続
されている。ホストインターフェイス２４０は、更に、
ホストシステムバス１１５を通じてホスト処理システム
１１０にも接続されている。ホストインターフェイス２
４０は、ホスト処理システム１１０とホストシステムバ
ス１１５との間の通信を制御するように作用する。ホス
トインターフェイス２４０は、ホスト処理システム１１
０とグラフィックプロセッサ１２０との間のデータ転送
のタイミングを制御する。この点については、ホストイ
ンターフェイス２４０は、ホスト処理システム１１０が
グラフィックプロセッサ１２０に割り込むことを可能に
するか、或いは、逆に、グラフィックプロセッサ１２０
がホスト処理システム１１０に割り込むことを可能にす
る。ホストインターフェイス２４０は、更に、主バス２
０５に接続されており、これによって、ホスト処理シス
テム１１０がメモリ１３０内に記憶されているデータを
直接制御することを可能にする。典型的には、ホストイ
ンターフェイス２４０は、ホスト処理システム１１０か
らグラフィックプロセッサ１２０へのグラフィック要求
を通信して、ホストシステムがビデオディスプレイ１７
０によって発すべき表示の種類を指定することを可能に
し、グラフィックプロセッサ１２０に希望のグラフィッ
ク機能を実行させる。

中央処理ユニット２００は、グラフィックハードウェア
バス２０８を通じて特別なグラフィックハードウェア２
１０に接続されている。特別なグラフィックハードウェ
ア２１０は、更に、主バス２０５にも接続されている。

特別なグラフィックハードウェア２１０は、中央処理ユ
ニット２゜Ｏと共同して、特別のグラフィック処理動作
を実行する。中央処理ユニット２００は、その汎用デー
タ処理機能を備えている他に、特別グラフィックハード
ウェア２１０の使用を制御して、各種の特別なグラフィ
ック命令を実行する。これらの特別なグラフィック命令
は、ビデオＲＡＭ１３２のビットマツプされたデータの
操作に係るものである。特別なグラフィックハードウェ
ア２１０は、中央処理ユニット２００の制御のもとで作
動し。

ビデオＲＡＭ１３２内のデータに関する特に有利なデー
タ操作を可能にする。

メモリインターフェイス２５０は、主バス２０５に接続
されており、更に、ビデオメモリバス１２２にも接続さ
れている。メモリインターフェイス２５０は、グラフィ
ックプロセッサ１２０とメモリ１３０との間のデータと
命令の通信を制御するように作用する。メモリ１３０は
、ビデオディスプレイ１７０を通じて表示すべきビット
マツプされたデータを含むと共に、グラフィックプロセ
ッサ１２０の動作の制御に必要な命令とデータとを含ん
でいる。これらの機能には、メモリアクセスのタイミン
グの制御と、データ及びメモリのマルチプレクス動作制
御とが含まれている。好ましい実施例においては、ビデ
オメモリバス１２２は、マルチプレクスされたアドレス
及びデータの情報が含まれている。メモリインターフェ
イス２５０は、グラフィックプロセッサ１２０がメモリ
１３０をアクセスするのに適当な時間でビデオメモリ１
２２バスに適当な出力を供給できるようにする。

グラフィックプロセッサ１２０は、最後に、入力／出力
レジスタ２６０と、ビデオ出力制御器２７０とを含んで
いる。入力／出力レジスタ２６０は、これらのレジスタ
内で読み取りと書き込みとができるようにするために、
主バス２０５に両方向接続されている。入力／出力レジ
スタ２６０は、中央処理ユニット２００の通常のメモリ
スペース内にあることが望ましい。入力／出力レジスタ
２６０は、ビデオ出力制御器２７０の制御パラメータを
指定するデータを含んでいる。ビデオ出力制御器２７０
は、入力／出力レジスタ２６０内に記憶されているデー
タに従ってデジタル−ビデオコンバータ１６０を希望通
りに制御できるようにビデオ制御バス１２４に信号を発
する。入力／出力レジスタ２６０内のデータには、水平
走査線光たりのピクセル数と、フレーム当たりの水平走
査線数と垂直同期帰線消去信号とを指定するためのデー
タが含まれている。入力／出力レジスタ２６０は、フレ
ーム飛越しの種類を指定すると共に他の種類のビデオ制
御機能を指定するためのデータを含むこともできる。最
後に入力／出力レジスタ２６０は、他の特定の種類の入
力パラメータと出力パラメータのための保存場所である
。この入力パラメータと出力パラメータについては、後
に詳しく述べる。

グラフィックプロセッサ１２０は、２つの異なるアドレ
スモードでアドレスメモリ１３０に作用する。これら２
つのアドレスモードとは、ＸＹアドレスモードとリニア
アドレスモードである。

グラフィックプロセッサ１２０がビットマツプされたグ
ラフィックデータと通常のデータ及び命令の両方で動作
するため、アドレスメモリ１３０の異なる部分を、最も
好都合には異なるアドレスモ−ドによってアドレスする
ことができる。選択された特定のアドレスモードとは無
関係に、メモリインターフェイス２５０は、アクセスす
べき適当なデータのための適当な物理アドレスを発生す
る。

リニアアドレスモードにおいては、フィールドの開始ア
ドレスはｍ−のマルチビットリニアアドレスで形成され
る。フィールドのサイズは、中央処理ユニット２００の
状態レジスタ内のデータによって定められる。ＸＹアド
レスモードにおいては。

開始アドレスは一対のＸ及びＹの座標値である。

フィールドのサイズは、ピクセルのサイズ、即ち特定の
ピクセルの特定のデータを指定するのに必要なビットの
数と等しい。

第３図は、ｘＹアドレス七−ドによるピクセルデータの
構成を示すものである。同様に、第４図は、リニアアド
レスモードによる類似のデータの構成を示すものである
。第３図は、ピクセルのＸＹマトリクスの基準点として
作用する原点３１０を示す。原点３１０は、ＸＹ開始ア
ドレスとして指定されるが、メモリ内の最初のアドレス
位置である必要はない。ピクセルのアレイに対応するデ
ータの位置１例えば、特定に定められた像エレメントは
、原点アドレス３１０と関連して指定される。これには
、Ｘ開始アドレス３４０とＹ開始アドレス３３０とが含
まれる。Ｘ開始アドレス３４０とＹ開始アドレス３３０
とが、原点と共に、希望する特定の像の最初のピクセル
データ３７１の開始アドレスを示す。ピクセルの像の幅
は、量デルタＸ３５０によって示される。ピクセルの像
の高さは、量デルタＹ３６０によって示される。

第３図に示す例では、像は、参照番号３７１ないし３７
９で示す９つのピクセルを含んでいる。これらの各ピク
セルの物理アドレスを指定するために必要な最後のパラ
メータは、多数のビットのメモリの幅を示すスクリーン
ピッチ３２０である。

これらのパラメータ、特に、Ｘ開始アドレス３４０、Ｙ
開始アドレス３３０、量デルタＸ３５０、量デルタＹ３
６０及びスクリーンピッチ３２０の指定により、メモリ
インターフェイス２５０が指定されたＸＹアドレス技術
に基づいて指定された物理アドレスを備えることが可能
になる。

第４図は、同様に、リニアな形式のメモリ構成を示すも
のである。１組のフィールド４４１ないし４４６が第４
図に示されている。この１組のフィールド４４１ないし
４４６は、第３図に示すピクセル３７１ないし３７６と
同一であってもよい。以下のパラメータは、リニアなア
ドレス技術に従って特定の素子を指定するのに必要であ
る。

第１のパラメータは、希望のアレイの最初のフィールド
４４１の最初のリニア開始アドレスである開始アドレス
４１０である。第２のパラメータは、多数のビットのフ
ィールドの特定のセグメン１−の長さを示す量デルタｘ
４２０である。第３のパラメータは、特定のアレイの特
定のセグメントの数を示す量デルタＹ（第４図には示さ
ず）である。

最後のパラメータは、近隣のアレイセグメント間のリニ
ア開始アドレスの相違を示すリニアピッチ４３０である
。ＸＹアドレスモードの場合と同様に、これらのリニア
アドレスパラメータの指定により、メモリインターフェ
イス２５０が指定される適当な特定の物理アドレスを発
生できるようにする。

２つのアドレスモードは、異なった目的に有効である。

ＸＹアドレスモードは、スクリーンメモリと称される、
ビデオＲＡＭ１３２のビットマツプデータを含む部分に
最も有用である。このスクリーンメモリは、表示を制御
するメモリの一部分である。リニアアドレスモードは、
命令や現在表示されていない像データ等のオフ・スクリ
ーンメモリに最も有用である。この後者の種類には、英
文字数字型フォント及び像等のコンピュータシステムに
よって使用される種々の標準記号が含まれている。時に
は、ＸＹアドレスをリニアアドレスに変換することがで
きることが望ましいことである。この変換は、次の式に
従って行う。

ＬＡ＝ＯＦＦ＋　（ＹＸＳＰ）＋　（ＸＸＰＳ）ここで
、ＬＡはリニアアドレスであり、ＯＦＦは、ＸＹ座標系
の原点のリニアアドレスであるスクリーンオフセットで
あり、ＳＰはビット単位のスクリーンピッチであり、Ｘ
はＸアドレスであり、ＰＳはビット単位のピクセルサイ
ズである。どちらのアドレスモードを使用するかに拘り
なく、メモリ２５０は、メモリ１３０へのアクセスに適
した物理アドレスを発する。

第５図は、メモリ１３０のデータワード内へのビクセル
保存方法を示すものである０本発明の好ましい実施例に
よれば、メモリ１３０は、１６ビツト毎のデータワード
によって構成されている。

これらの１６ビツトは、第５図に、１６個のディジット
０ないしＦで概略的に示されている。本発明の好ましい
実施例によれば、メモリ１３０内のピクセル当たりのビ
ット数は、２の累乗の数であるが、１６ビツトは越えな
い、このように限定されるので、メモリ１３０内の各１
６ビツトワードは、整数の、そのようなピクセルを含む
ことができる。第５図は、１ビツト、２ビツト、４ビツ
ト、８ビツト及び１６ビツトのピクセル長にそれぞれ対
応する５つの利用可能なピクセルを示すものである。デ
ータワード５１０は、１６個の１ビツトピクセル５１１
ないし５２６を示すものであり、これによって、１６個
の１ピッＩ−ピクセルを各々の１６ビツ１へデータワー
ド内に配置することができる。データワード５３０は、
１６ビツトデータワード内に配置される８個の２ビツト
ピクセル５３１ないし５３８を示すものである。データ
ワード５４０は、１６ビツトデータワード内に配置され
る４個の４ビツトピクセル５４１ないし５４４を示すも
のである。データワード５５０は、１６ビツトデータワ
ード内に配置される２個の８ビツトビクセル５５１ない
し５５２を示すものである。

最後に、データワード５６０は、１６ビツトデータワー
ド内に配置される１個の１６ビツトピクセル５６１を示
すものである。各ピクセル、特に、２の累乗の整数のビ
ット数で物理ワード境界に配列された各ピクセルをこの
ような形式で供給することにより、グラフィックプロセ
ッサ１２０を通じてのピクセル操作性が高められる。こ
れは、各物理ワードを処理することで整数のピクセルを
操作することになるからである。ビデオ表示を指定する
ビデオＲＡＭ　１３２内の部分で各ピクセルの水平走査
線が第Ｓ図に示されるような一連の連続的なワードによ
って割り当てられるということが理解されよう。

第６図は、種々のグラフィック命令用の暗黙のオペラン
ドを記憶するレジスタファイル２２０のある部分の内容
を示すものである。第６図に示すレジスタ６０１ないし
６１１の各々は、グラフィックプロセッサ１２０の中央
処理ユニット２００のレジスタアドレススペースにある
。第６図に示すこれらのレジスタファイルは、可能なレ
ジスタを全てレジスタファイル２２０内に含むためのも
のではないということに注意されたい。対照的に、典型
的なシステムは、中央処理ユニット２００によって各種
のプログラム指定機能用に採用することのできる多数の
汎用未指定レジスタを含んでいる。

レジスタ６０１は、ソースアドレスを記憶する。このア
ドレスは、ソースアレイの左下角のアドレスである。こ
のソースアドレスは、ＸＹアドレスモードにおけるＸア
ドレス３４０とＹアドレス３３０との組合せであるか、
或いは、リニアアドレスモードにおけるリニア開始アド
レス４１０である。

レジスタ６０２は、ソースピッチ、即ち、ソースアレイ
の隣接する列の間のリニア開始アドレスの差を記憶する
。このソースピッチは、ＸＹアドレス形式とリニアアド
レス形式のどちらを採用するかによって、第３図に示す
ソースピッチ３４０となるか、或いは、第４図に示すリ
ニアピッチ４３０となる。

レジスタ６０３及びレジスタ６０４は、これらのレジス
タが行先開始アドレスと行先ピッチとを含んでいること
を除いては、レジスタ６０１及びレジスタ６０２にそれ
ぞれ類似している。レジスタ６０３に記憶されている行
先開始アドレスは、ＸＹアドレスモード又はリニアアド
レスモードの行先アレイの左下角のアドレスである。同
様に、レジスタ６０４に記憶されている行先ピッチは、
隣接する列の間のリニア開始アドレスの差である。

換言すれば、行先ピッチは１選択するアドレスモ−ドに
よってスクリーンピッチ３２０或いはリニアピッチ３４
０のいずれかとなる。

レジスタ６０５は、オフセットを記憶する。

オフセットは、ＸＹアドレス座標系の原点に対応するリ
ニアビットアドレスである。前述したように、ＸＹアド
レス機構の原点３１０は、メモリの物理開始アドレスで
ある必要はない。レジスタ６０５に記憶されたオフセッ
トは、このＸＹ座標系の原点３１０のリニア開始アドレ
スである。このオフセットは、リニアアドレスとＸＹア
ドレスとの間の変換に用いられる。

レジスタ６０６及びレジスタ６０７は、スクリーンメモ
リ内のウィンドウに対応するアドレスを記憶する。レジ
スタ６０６に記憶されているウィンドウ開始アドレスは
、ディスプレイウィンドウの左下角のアドレスである。

同様に、レジスタ６０７は、このディスプレイウィンド
ウの右上角のＸＹアドレスであるウィンドウエンドを記
憶する。これら２つのレジスタ内の各アドレスは、指定
されたディスプレイウィンドウの境界を定めるために用
いられる。グラフィックディスプレイ内のウィンドウ内
の像は、公知のグラフィック技術に従って、背景の像と
異なるものとすることができる。これらのレジスタ内に
含まれるウィンドウ開始アドレスとウィンドウ終了アド
レスは、特定のＸＹアドレスがウィンドウの内側にある
か外側にあるかをグラフィックプロセッサ１２０が定め
ることができるようにウィンドウの範囲を指定するのに
用いられる。

レジスタ６０８は、デルタＹ／デルタＸデータを記憶す
る。このレジスタ６０８は、２つの独立した半部分に分
けられ、上半分（高位ビット）はソースアレイ（デルタ
Ｙ）の高さを指定し、下半分（低位ビット）はソースア
レイ（デルタＸ）の幅を指定する。レジスタ６０ｇに記
憶されているデルタＹ／デルタＸデータは、ソースアレ
イが指定された方法によってＸＹアドレス形式或いはリ
ニアアドレス形式のいずれかで供給することができる。

２つの量デルタＸ及びデルタＹの意味については、第３
図及び第４図と共に、前に述べられている。

レジスタ６０９及びレジスタ６１０は、各々がピクセル
データを含んでいる。レジスタ６０９に記憶されている
色０データは、第１色指定色Ｏに対応するレジスタ全体
にわたって複写されるピクセル値を含んでいる。同様に
、レジスタ６１０に記憶されている色１データは、第２
色値指定色１に対応するレジスタ全体にわたって複写さ
れるピクセル値を含んでいる。グラフィックプロセッサ
１２０のあるグラフィック命令は、そのデータ操作に、
上記の色値のいずれか或いは両方を用いている。これら
のレジスタの使用については、後に詳しく述べる。

更に、レジスタファイル２２０は、スタックポインタア
ドレスを記憶するレジスタ６１１を含んでいる。レジス
タ６１１に記憶されているスタックポインタアドレスは
、データスタックの最上部であるビデオＲＡＭ　１３２
内のビットアドレスを指定する。この値は、データがデ
ータスタックに押し込まれるように或いはデータスタッ
クから飛び出るように調整される。このようにして、こ
のスタックポインタアドレスは、データスタックに最後
に入力されたデータのアドレスを示すように作用する。

第７図は、アレイがオフスクリーンメモリからスクリー
ンメモリに移動するプロセスを概略的な形式で示したも
のである。第７図は、スクリーンメモリ７０５とオフス
クリーンメモリ７１５とを含むビデオＲＡＭ１３２を示
すものである。第７図では、ピクセル７８０のあるアレ
イ（より正確には、ピクセルのあるアレイに対応するデ
ータ）が、オフスクリーンメモリ７１５からスクリーン
メモリ７０５に転送されてピクセル７９０のあるアレイ
となる。

アレイ移動動作を行う前に、あるデータを、レジスタフ
ァイル２２０の指定されたレジスタに記憶しなければな
らない。レジスタ６０１には、ピクセルのソースアレイ
の開始アドレス７１０をロードしなければならない。第
７図に示す例では、このロードは、リニアアドレスモー
ドで指定される。ソースピッチ７２０は、レジスタ６０
２に記憶される。レジスタ６０３には、行先アドレスが
ロードされる。第７図に示す例では、このロードは、Ｘ
アドレス７３０とＹアドレス７７０とを含むＸＹアドレ
スモードで指定される。レジスタ６０４は行先ピッチ６
４５を備えており５行先ピッチ６４５は、レジスタ６０
４の内部に記憶されている。ＸＹ座標系の原点のリニア
アドレスとオフセラ１−アドレス７７０とは、レジスタ
６０５に記憶される。最後に、デルタＹ７５０とデルタ
Ｘ７６０は、レジスタ６０８の別々の半分に記憶される
。

第７図に概略的に示されるアレイ移動動作は、レジスタ
ファイル２２０の各レジスタに記憶されているデータに
関連して実行される。好ましい実施例によれば、ピクセ
ル当たりのビット数は、整数のピクセルが単一の物理デ
ータワードに記憶されるように選択される。この選択に
より、グラフィックプロセッサは、主として全てのデー
タワードを転送することによって、ピクセル７８０のア
レイをピクセル７９０のアレイに転送することもできる
。このように物理データワードのビット数に関連してピ
クセル当たりのビット数を選択した場合でも、ある場合
には、アレイ境界の部分ワードを扱うことが必要である
。然し乍ら、この設計上の選択は、部分データワードの
アクセスと転送を行う必要が最小になるように作用する
。

本発明の好ましい実施例によれば、第７図に概略的に示
されているデータの転送は、多数の異なるデータが変形
される特殊な場合である。ソース像と行先像の対応する
各アドレス位置からのピクセルデータは、命令によって
指定される方法で結合される。データの結合は、論理演
算（例えばＡＮＤ又はＯＲ）であっても、算術演算（例
えば加算又は減算）であってもよい。このようにしてピ
クセル７９０のアレイに記憶された新しいデータは、ピ
クセル７８０のアレイのデータとピクセル７９０の現在
のデータの両方の関数である。第７図に示すデータの転
送は、より一般的な変形の特殊な場合であり、この場合
は、行先アレイに最終的に記憶されるデータは、前にそ
こに記憶されたデータには依存しない。

このプロセスは、第８図に、フローチャートで示されて
いる。好ましい実施例によれば、転送は、物理データに
よって順次行われる。プロセスが一度始まると（開始ブ
ロック８０１）、レジスタ６０１に記憶されているデー
タが、ソースアドレスを得るために読み取られる（処理
ブロック８０２）０次に、グラフィックプロセッサ１２
０が、表示ソースアドレスに対応した表示データワード
をメモリ１３０から引き出す（処理ブロック８゜３）。

ソースアドレスがＸＹ形式で指定される場合は、このデ
ータの呼び戻しには、ＸＹアドレスを対応する物理アド
レスに変換するステップが含まれている。レジスタ６０
３がら行先アドレスを呼び戻して（処理ブロック８０４
）、次に表示物理データワードを引き出す（処理ブロッ
ク８ｏ５）類似のプロセスが、行先位置に含まれている
データのために行われる。

この結合されたデータは１次いで、その前に定められた
行先位置に復帰する（処理ブロック８０６）。ソース及
び行先のピクセルデータは、次いで、実行される結合モ
ードに従って結合される。

この結合は、物理データワードが２つ以上のピクセルに
対応するデータを含んでいる場合で゛もピクセルを基本
としてピクセルで行われる。この結合されたデータは、
次いで、指定の行先位置に書き込まれる（処理ブロック
８０７）。

グラフィックプロセッサ１２０は、レジスタ６０８に記
憶されているデルタＹ／デルタＸ情報に関して、最後の
データが転送されたかどうかを検出することによって、
データ全体の転送が行われたかどうかを判断する（判断
ブロック８０８）。

データ全体の転送が実行されていない場合は、ソースア
ドレスが更新される。レジスタ６０１に記憶されている
ソースアドレスは、レジスタ６０１に前に記憶されたソ
ースアドレスとレジスタ６０２に記憶されているソース
ピッチデータとに関連して、転送すべき次のデータワー
ドを参照するために更新される（処理ブロック８０９）
、同様に。

レジスタ６０３に記憶されている行先アドレスは。

レジスタ６０４に記憶されている行先ピッチデータに関
連して、行先の次のデータワードを参照するために更新
される（処理ブロック８１ｏ）。このプロセスは、レジ
スタ６０１に記憶されている新しいソースとレジスタ６
０３に記憶されている新しい行先データとを用いて繰り
返される。

上記したように、レジスタ６０８に記憶されているデル
タＹ／デルタＸデータは、転送すべき像の限界を定める
ために用いられる。像全体が上記したようにレジスタ６
０８に記憶されているデルタＹ／デルタＸデータを参照
しながら転送されている（判定ブロック８０８）ときは
、命令の実行が完了して（終了ブロック８１１）、グラ
フィックプロセッサ１２０は、そのプログラムの命令を
実行することで動作し続ける。上記したように。

好ましい実施例においては、この第８図に示すプロセス
は、命令マイクロコードで実施される。データ変形プロ
セス全体は、アレイ移動と称されるが、グラフィックプ
ロセッサ１２０への単一命令に応答して実行される。

第９図は、本発明に関する入力／出力レジスタ２６０の
幾つかを示すものである。入力／出力レジスタ２６０は
、入力／出力制御に関する情報の保管専用のレジスタで
あるレジスタ９０１ないし９１０を含んでいる。レジス
タ９０１は、表示開始アドレスを記憶する。レジスタ９
０２は５表示リフレッシュアドレスを記憶する。レジス
タ９０３は、表示アドレス増分を記憶する。これら３つ
のレジスタが共同して、ビデオＲＡＭ１３２のビデオ表
示を指定する部分を制御する。レジスタ９０１に記憶さ
れている表示開始アドレスは、ビデオＲＡＭ　１３２内
の開始アドレスであり、メモリは、このビデオＲＡＭ１
３２で、ビデオ表示の開始を指定する。ディスプレイの
フレームが新しくなる度に、その開始時に、レジスタ９
０１内のデータが、表示リフレッシュアドレスを定める
ためにレジスタ９０２にロードされる。表示リフレッシ
ュアドレスは、ビデオ表示を定めるために必要な、ビデ
オＲＡＭＰ３２の次に読み取るべき部分を記憶する。こ
のアドレスは、一般的に、ビデオ走査の走査線の開始ア
ドレスである。各水平帰線期間中は、レジスタ９０３に
記憶されている表示アドレスの増分に対応するデータは
、レジスタ９０２内に記憶されているデータに加えられ
、それによって、表示リフレッシュアドレスを形成する
。このプロセスは、レジスタ９０２がレジスタ９０１か
らの表示開始アドレスを再びロードされるこの特定のビ
デオフレームが終了するまで続けられる。水平リセット
信号と垂直リセット信号とを発するためのハードウェア
が第１５図に示されている。

入力／出力レジスタ２６０のレジスタ９０４は、ビデオ
ＲＡＭリフレッシュアドレスを記憶する。第１図に示す
システムのような典型的なシステムにおいては、ビデオ
ＲＡＭ１３２は、ダイナミックランダムアクセスメモリ
によって構成される。このメモリは、大部分、記憶され
た情報を保持するために周期的にリフレッシュされる。

レジスタ９０４に記憶されているビデオＲＡＭリフレッ
シュアドレスは１次にリフレッシュすべき列アドレスで
ある。この列アドレスは、公知の原理に基づいて、リフ
レッシュ信号と共にビデオＲＡＭ１３２に加えられ、こ
れによって、選択された全ての行をリフレッシュする。

この作業が一度行われると、レジスタ９０４内のデータ
は、次いで。

次の列に増分される。このようにして、ビデオＲＡＭリ
フレッシュアドレスは、次にリフレッシュすべきアドレ
スに対応する。ダイナミックランダムアクセスメモリリ
フレッシュ要求を発するためのハードウェアが第１６図
に示されている。

レジスタ９０５．９０６，９０７．９０８及び９０９は
、ホスト処理システム１１０がメモリ１３０に直接アク
セスすることを可能にする。これは、レジスタ９０５に
ホストデータを設け、レジスタ９０６にホストの最下位
データを設け、レジスタ９０７にホストの最上位データ
を設けることによって達せられる。これら３つのレジス
タは、ホスト処理システム１１０がメモリインターフェ
イス２５０を通じてメモリ１３０への書き込み又はメモ
リ１３０からの読み取りを行えるように作用する。これ
は、ホスト処理システム１１０からの制御信号とレジス
タ９０８及び９０９に記憶されているデータとによって
達せられる。これらのレジスタ９０８及び９０９は、ホ
ストの最下位制御ビットとホストの最上位制御ビットを
それぞれ記憶する。好ましい実施例においては、これら
２つのレジスタは、８ビツト幅であり、一方、他のレジ
スタ２６０は１６ビツト幅である。これら２つの８ビツ
ト幅レジスタを備えることにより、８ビツト外部バスと
して作動するホスト処理システム１１０が単一のメモリ
サイクルでこれらのレジスタの各々に直接読み取り又は
書き込みを行うことが可能となる。一方、グラフィック
プロセッサ１２０が１６ビツト幅の外部バスを備えてい
るため、これら２つのレジスタは、単一のメモリサイク
ルで読み取り又は書き込みを行なわれることができる。

第１０図は、ホストの最上位制御ビット９０９とホスト
の最下位制御ビット９０８との結合に対応するホスト制
御レジスタ１０００の内容を示すものである。ホスト制
御レジスタ１０００は、ホスト処理システム１１０とグ
ラフィックプロセッサ１２０との間の通信を可能にする
多数のサブ部分を含んでいる。メツセージ入力部分１ｏ
０１は、ホスト処理システム１１０がグラフィックプロ
セッサ１２０へメツセージを送ることを可能にする。こ
のメツセージ入力部分１００１は１割込み入力ビツト１
００２と共に用いられる。この割込み入力ビット１００
２は、ホスト処理システム１１０がホスト処理システム
１１０のある要求に応答してグラフィックプロセッサ１
２０の動作に割り込むことを可能にする。同様に、メツ
セージ出力部分１００３は、グラフィックプロセッサ１
２ｏがホスト処理システム１１０ヘメツセージを送るこ
とを可能にする。このメツセージ出力部分１００３と結
合されるのは、割込み出力ビット１００４である。この
割込み出力ビット１００４は、グラフィックプロセッサ
１２０がある優先動作の要求に応答してホスト処理シス
テム１１０の動作に割り込むことを可能にする。部分１
００５及び１０ｏ６は、ホスト処理システム１１０がメ
モリ１３０に関して読み取り動作と書き込み動作を行っ
ている間に使用される。増分書き込みビット１００５が
設定されている場合は、ホストの最下位制御ワードアド
レス９０６とホストの最上位ワードアドレス９０７とに
よって形成されるアドレスが、ホスト処理システム１１
０によって読み取り動作が行われる度に増加される。増
分書き込みビット１００５が設定されていない場合は、
これらのアドレスレジスタは、書き込み動作時に増加さ
れない。同様に、増分書き込みビット１００６が設定さ
れている場合は、ホストの最下位制御ワードアドレス９
０６とホストの最上位ワードアドレス９０７とによって
形成されるアドレスが、ホスト処理システム１１０によ
って読み取り動作が行われる度に増加される。もし、逆
に、増分書き込みビット１００６が設定されていない場
合は、上記のような増加は、読み取り動作時には行われ
ない。そのような自動増分読み取り及び書き込み動作を
行う能力により、ホスト処理システム１１０は、メモリ
１３０内のメモリブロックからの読み取り又はメモリブ
ロックへの書き込みを１次のアドレスを連続的に供給す
る必要なしに行うことができる。

キャッシュフラッシュビット１００７と停止ビット１０
０８とにより、ホスト処理システム１１０を通じてグラ
フィックプロセッサ１２０を追加制御することが可能に
なる。キャッシュフラッシュビット１００７が設定され
ている場合、グラフィックプロセッサ１２０は、命令キ
ャッシュ２３０に記憶されている全てのデータを、即時
に消去する。この機能は、ホスト処理システム１１０が
メモリ１３０にグラフィックプロセッサ１２０のための
命令ブロックをロードしているときに最も有用である。

このようにして命令キャッシュのフラッシュを行うこと
により、グラフィックプロセッサ１２’Ｏが命令キャッ
シュ２３０に前に記憶されていた古い命令を行わず、メ
モリ１３０がらの更新された命令を読み取ることが確実
となる。

停止ビット１００８が設定されている場合、グラフィッ
クプロセッサ１２０は、このビットがリセットされるま
で停止される。この動作は、ホスト処理システム１１０
がグラフィックプロセッサ１２０のための一組の新たな
動作を定義している間にグラフインクプロセッサ１２０
の動作を全て停止させるのに有用である。従って、例え
ば、ホスト処理システム１１０がグラフィックプロセッ
サ１２０によって使用される命令及びデータを再定義で
き、この動作の期間中、スプリアスレスポンスを避ける
ために、グラフィックプロセッサ１２０が停止される。

本発明の好ましい実施例によれば、上記したビデオの更
新動作とメモリのリフレッシュ動作は、グラフィックプ
ロセッサ１２０が停止されているときも継続される。こ
れにより、停止間隔中の現在の表示とメモリデータとが
保存される。

第９図に示される最後のレジスタは、制御レジスタ９１
０である。制御レジスタ９１０は、グラフィックプロセ
ッサ１２０の内部動作の制御に用いられるデータを記憶
する。本発明に最も関連するのは、リフレッシュ速度部
９１１である。リフレッシュ速度部９１１は、２ビツト
であり、この２ビツトがビデオＲＡＭ　１３２を形成す
るダイナミックランダムアクセスメモリのリフレッシュ
速度を定める。第１表は、このリフレッシュ速度部９１
１の好ましい実施例を示したものである。

ダイナミックランダムアクセスメモリは、グラフィック
プロセッサ１２０の３２命令サイクル毎或いは６４命令
サイクル毎に更新することができるか、或いはこのビッ
トの状態によってリフレッシュを延期することができる
ということに注意されたい。特定のリフレッシュ速度が
、グラフィックプロセッサ１２０を応用する用途に応じ
て選択される。然し乍ら、メモリ１３０内に記憶されて
いるデータの保全性を確保するために、リフレッシュ速
度は、ある短い時間以上に設定してはならなり）。

ＲＲビット　　　リフレッシュレート ００　　　３２クロツクサイクル ０１　　　６４クロツクサイクル １０　　　　未使用 １　１　　　　　ＤＲＡＭリフレッシュなし紅 第１１図は、状態レジスタ１１００の種々のフィールド
を示している。状態レジスタ１１００は、グラフィック
プロセッサ１２０の動作に関する種々の指示を記憶する
。ビット１１０１．１１０２．１１０３及び１１０４は
、中央処理ユニット２００による動作の結果に基づいて
セット又はリセットされる。中央処理ユニット２００の
動作の出力が否定であった場合には、否定ビット１１０
１がセットされ、さもなくば、このビットはリセットさ
れる。中央処理ユニット２００の動作が桁上げ出力を発
生する場合には、桁上げビット１１０２がセットされ、
さもなくば、このビットがリセットされる。同様に、ゼ
ロ出力の指示がゼロビット１１０３を経て形成され、オ
ーバーフロー出力の指示がオーバーフロービット１１０
４によって形成される。状態レジスタ１１００のこれら
のビットは、中央処理ユニット２００の動作に基づいて
自動的にセットされる。

第１１図に示された状態レジスタ１１００の他の部分は
、本発明の動作により関連したものである。これらの部
分は、中央処理ユニット２００によってセットすること
ができ、２組の別々のフィールドサイズ及びフィールド
拡張オプションを定める。フィールドサイズ０部分１１
０５は、中央処理ユニット２００によって作用を受ける
フィールドの長さを指示する５ビツトである。本発明の
好ましい環境によれば、中央処理ユニット２゜Ｏは、３
２個のビットに対して同時に作用する。

グラフィックプロセッサ１２０は、フィールドサイズ０
部分１１０５内にセットされたフィールドサイズに基づ
いて工ないし３２ビツトのフィールドサイズに対して作
用を与えることができる。５ビツトの同様のフィールド
サイズ１部分１１０７は、第２のフィールドサイズを指
示する。可変のフィールドサイズで作動することのでき
る中央処理ユニット２００の命令は５選択されたフィー
ルドサイズの長さを指示するように状態レジスタ１１０
０のフィールドサイズ０部分１１０５又はフィールドサ
イズ１部分１１０７を指示する１つのビットを含む。フ
ィールド拡張Ｏビット１１Ｑ６及びフィールド拡張１ビ
ツト１１０８は、各々のフィールドサイズに対する符号
拡張オプションを指示する。中央処理ユニット２００に
よって作用を受けるフィールドサイズが３２ビツトより
小さい場合には、残りのビットを成るやり方で満たさな
ければならない。各々のフィールド拡張Ｏビット１１０
６又はフィールド拡張１ビツト１１０８が「０」である
時には、中央処理ユニット２００の３２ビツトワードの
これらの残り部分にＯが満たされる。一方、このビット
が「１」である場合には、中央処理ユニット２００によ
って作用を受ける数の符号が拡張される。この点につい
ては、その数が正である場合には、これらの付加的なフ
ィールド拡張ビットが「ｏ」にセットされる。もしこの
数が負である場合には、これらの付加的なフィールド拡
張ビットが「１」にセットされる。

こ九は、負の数を表わすための２の補数演算の使用に対
応する。選択されたフィールドサイズ及びフィールド拡
張の動作は、添付図面を参照して以下で詳細に説明する
。

第１２図は、アドレスレジスタ１２００を示している。

好ましい実施例では、アドレスレジスタ１２００は３２
ビット長さであり、これは、中央処理ユニット２００に
よって使用されるデータワードの長さと同じである。好
ましい実施例では、可変フィールドサイズの選択につい
て、アドレスレジスタ１２００は、より一般的なワード
の指定ではなくて、メモリ１３０内の特定ビットを指定
する。従って、アドレスレジスタ１２００は、４ビツト
のピントアドレス部分１２０１と、２８ビツトのワード
アドレス部分１２０２とを含んでいる。ワードアドレス
部分１２ｏ２は、好ましい実施例では、メモリ１３０内
の個々の１６ビツトワードを指定する。ビットアドレス
１２０１は、その選択されたワード内の特定のビットを
指定する。

グラフィックプロセッサ１２０からメモリ１３０に送ら
れるアドレスは、ワードアドレス１２０２のみを含んで
いる。ビットアドレス１２０１は、所望のビットを選択
するようにグラフィックプロセッサ１２０内で使用され
る。

第１３図は、メモリ１３０内の特定のワード境界と選択
されたフィールドサイズとの関係の種々の場合を示して
いる。本発明の好ましい実施例によれば、グラフィック
プロセッサ１２０は、１ビツトから３２ビツトまでの選
択された巾のフィールドサイズをメモリ１３０に書き込
んだりここから読み取ったりすることができる。更に、
本発明の好ましい実施例では、メモリ１３０は、１６ビ
ツトワードに編成される。第１３図は、メモリ１３０の
１６ビツトワードと選択されたフィールドサイズ及びそ
のフィールドのスタートとの関係の各々の考えられる場
合を示している。

第１３Ａ図ないし第１３Ｄ図は、１つのワードアクセス
が全指定フィールドをアクセスできるに充分であるよう
な場合を示している。第１３Ａ図は、最も簡単な場合で
ある。第１３Ａ図において、メモリ１３０の１６ビツト
ワードＮに厳密に一致する１６ビツトフイールドが指定
される。第１３Ａ図に示された場合には、読み取りフィ
ールドの動作に単一のデータワードＮの読み取りが必要
とされる。杏き込みフィールドの動作も同様に単一のメ
モリワードＮの書き込みを伴う。

第１３Ｂ図ないし第１３Ｄ図に示された場合となるのは
、指定のフィールドがメモリ１３０の単一のデータワー
ドＮ内に完全に存在するが、このデータワードＮに完全
に一致しない時である。

第１３Ｂ図は、指定のフィールドの最下位ビットがデー
タワードＮの開始と一致しないが、指定フィールドの最
上位ビットがデータワードＮの最上位ビットと一致する
ような場合を示している。同様に、第１３Ｃ図は、デー
タフィールドの最下位ビットがメモリワードＮの最下位
ビットに整列されるが、最上位ビットは整列されないよ
うな場合を示している。更に、第１３Ｄ図は、フィール
ドが最下位ビットにも最上位ビットにも整列せずにデー
タワードＮ内に完全に含まれる場合を示している。

第１３Ｂ図ないし第１３Ｄ図の各々の場合において、指
定のフィールドを読み取る場合には、メモリ１３０から
単一のデータワードＮのみを読み取りそしてこの指定の
フィールド内に含まれないビットをマスクすることが必
要とされる。一方。

第１３Ｂ図ないし第１３Ｄ図に示されたようなフィール
ドを書き込むためには、コンパウンド動作が必要とされ
る。先ず第１に、データワードＮをメモリ１３０から呼
び出し、次いで、指定のフィールドに対応するビットを
、データワードＮの他のビットを変更せずに変更しなけ
ればならない。

最後に、この変更されたデータワードは、メモリ１３０
内のデータワードＮと同じ位置に書き込まれる。動作の
この組合せは、読み取り／変更／書き込み動作と称する
。

第１３Ｅ図ないし第１３Ｈ図は、指定のフィールドをア
クセスする時にメモリ１３０内の２っの連続するデータ
ワードをアクセスしなければならない例を示している。

第１３Ｅ図は、これら場合の最も簡単な例を示している
。第１３Ｅ図において、メモリ１３０内の一対の連続す
るデータワード（データワードＮ及びデータワードＮ＋
１）に厳密に対応する３２ビツトのフィールドが指定さ
れる。第１３Ｅ図に示されたようなフィールドを読み取
る時には、２つの連続的な読み取り動作が必要とされる
。同様に、第１３Ｅ図に示されたようなフィールドを書
き込む時には、２つの連続的な全ワード芽き込み動作が
必要とされる。

第１３Ｆ図ないし第１３　Ｈ図は、指定のフィールドが
１つのデータワード境界と交差する場合を示している。

第１３Ｆ図において、指定のフィールドは、データワー
ドＮ内の成る位置で開始し、データワードＮ＋１の終り
で終了する。このようなデータフィールドを読み取る時
には、指定フィールド内に含まれていないビットを除去
するために第１の読み取り動作に対して対応的なマスク
を施して２つの連続する読み取り動作を行なわねばなら
ない。このようフィールドを書き込む時には、データワ
ードＮに対して読み取り／変更／書き込み動作を行ない
そしてデータワードＮ＋１に対して簡単な書き込み動作
を行なわねばならない。第１３Ｇ図は、指定のフィール
ドがデータワードＮの最下位ビットで開始し、次のデー
タワードＮ＋１内の成る場所で終了する場合を示してい
る。このようなデータフィールドを読み取る時には、対
応するマスキングを行なって２つの連続する読み取り動
作を行なうことが必要である。このようなデータフィー
ルドを書き込む時には、データワードＮに対して１つの
書き込み動作を行ないそしてデータワードＮ＋１に対し
て読み取り／変更／書き込み動作を行なうことが必要で
ある。第１３Ｈ図は、データフィールドがデータワード
Ｎ内で開始し、ワードの境界と交差し、データワードＮ
＋１で終了するような場合を示している。このようなデ
ータフィールドを読み取るためには、対応するマスキン
グを行なって２つの連続する読み取り動作を行なうこと
が必要とされる。このようなデータフィールドを書き込
む場合には、データワードＮ及びデータワードＮ＋１に
対して２つの連続する読み取り／修正／書き込み動作を
行なうことを必要とする。

第１３Ｉ図は、本発明の好ましい実施例によるワード境
界に関連したフィールドの最も簡単な場合を示している
。第１３Ｉ図において、指定のフィールドは、Ｎデータ
ワードＮで開始し、２つの連続するデータワード境界に
交差し、データワードＮ＋２内の成る場所で終了する。

このようなデータフィールドを読み取る時には、指定の
データフィールド内に存在しないデータワードＮ及びデ
ータワードＮ＋２のビットを除去するために対応的なマ
スキングを行なって３つの連続するメモリ読み取り動作
を行なうことが必要である。このようなデータフィール
ドを書き込む時には、データワードＮに対して読み取り
／変更／書き込み動作を行ない、データワードＮ＋１へ
の書き込みを行ないそしてデータワードＮ＋２に基づい
て読み取り／変更／書き込み動作を行なうことが必要で
ある。

第１４図は、メモリインターフェイス２５０内のハード
ウェアと、１組の優先順位に基づいてメモリ１３０にア
クセスできるようにすると共に指定のフィールドサイズ
で中央処理ユニット２００を経てメモリ１３０にアクセ
スできるようにするグラフィックプロセッサ１２０の別
の部分とを示している。第１４図は、入力／出力レジス
タ２６０の一部分である複数のレジスタ９０２，９０４
．９０６／９０７及び９０５を示している。更に、第１
３図は、中央処理ユニットのアドレスレジスタ１２００
を示している。これらレジスタの各々は、バス１２２へ
接続するためにメモリインターフェイス２５０に接続さ
れる。又、メモリインターフェイス２５０にはデータラ
ッチも接続されており、これは、中央処理ユニットの最
上位ピットデータラッチ１４４０と、中央処理ユニット
の最下位ピットデータラッチ１４４５とを含んでいる。

メモリインターフェイス２５０の動作の制御は、シーケ
ンサ１４００によって行なわれる。シーケンサ１４００
は、種々の入力制御及びデータ信号を受は取る。制御信
号は、入力１４０１に現われる表示リフレッシュ要求と
、ライン１４０２に現われるＤＲＡＭリフレッシュ要求
と、ライン１４０３に現われるホストアクセス要求と、
ライン１４０４に呪われるホスト読み取り／書き込み制
御と、ライン１４０５に現われる中央処理ユニットのア
クセス要求と、ライン１４０６に現われる中央処理二二
ノ１−の読み取り／書き込み制御とを含む。

シーケンサ１４００は、多数のソースからデータ信号を
受は取る。先ず、中央処理ユニットのアドレスレジスタ
１２００からのビットアドレス１２０１はゼロ検出器１
４２０に供給される。ビットアドレス１２０１のビット
は、ライン１．４０７を経てシーケンサ１４００に供給
される。ゼロ検出器１４２０からのゼロ検出信号は、ラ
イン１４０８を経てシーケンサ１４００に供給される。

ビットアドレスレジスタ１２０１からのビットアドレス
は、加算器１４１８にも送られる。加算器１４１８は、
バス１４１７からフィールドサイズを受は取る。前記し
たように、フィールドサイズは状態レジスタ１１００か
ら送られる。フィールドサイズ１１０５又はフィールド
サイズ１１０７のいずれかが、中央処理ユニット２００
により実行される特定の命令によって選択される。この
選択により、５ビツトのフィールドサイズがバス１４１
７を経て加算器１４１８に送られる。加算器１４１８の
出力は、ラッチ１４１９内に記憶される６ビツト量であ
る。最下位の４ビツト（ビットＯないし３と示された）
は、ゼロ検出器１４２１へ送られる。これら４つの最下
位ビットは、バス１４１１を経てシーケンサ１４００に
送られる。

ゼロ指示信号は、ライン１４１２を経てシーケンサ１４
００に送られる。ラッチ１４１９の最上位２ビツト（ビ
ット５及び４と示された）は、各々。

ライン１４０９及び１４１０を経てシーケンサに送られ
る。シーケンサ１４００は、出力１４１３゜１４１４．
１４１５及び１４１６を発生する。これら出力の制御構
成については、以下で説明する。

マルチプレクサ１４３ｏは、メモリバス１２２に送られ
る特定のデータを制御する。マルチプレクサ１４３０は
、バス１４３１を経て表示リフレッシュアドレスを受は
取るようにレジスタ９０４に接続される。同様に、マル
チプレクサ１４３０は、レジスタ９０６及び９０７から
バス１４３３を経て合成ホストアドレスを受は取る。ホ
ストデータを含むレジスタ９０５は、バス１４３４を経
てマルチプレクサ１４３０に両方向接続される。

中央処−１ユニットのアドレスレジスタ１２００のワー
ドアドレス部分１２０２は、バス１４３５を経てマルチ
プレクサ１４３０に送られる。バス１４３６は、マルチ
プレクサ１４３０を、右マスク１４３７、左マスク１４
３８．入力／出力ラツテ１４３９に両方向接続し、そし
てバス２０５を経て中央処理ユニット２００に接続する
。右マスク１４３７は、シーケンサ１４００からライン
１４１３を経て制御される。同様に、左マスク１４３８
は、シーケンサ１４００によりライン１４１４を経て制
御される。右マスク１４３７は、マルチプレクサ１４３
０からバス１４３６を経て入力／出力ラッチ１４３９に
送られるデータの最下位ビット部分をマスクするように
働く。同様に、左マスク１４３８は、このデータ転送の
最上位ビットをマスクするように働く。

中央処理ユニットは、中央処理ユニットの最上位ビット
データラッチ１４４０及び中央処理ユニットの最下位ビ
ットデータラッチ１４４５を備えており、これらは、バ
ス２０５を経て入力／出力ラッチ１４３９に両方向接続
される。シーケンサ１４００からのライン１４１５は、
データ転送が最上位ビット１４４０から生じるか又は最
下位ビット１４４５から生じるかを決定する。中央処理
ユニット２００は、更に、中央処理ユニットのデータラ
ッチ１４４０及び１４４５の２つの部分に両方向接続さ
れたバレルシフタ１４５０を備えている。バレルシフタ
１４５０は、中央処理ユニットの最上位ピットデータラ
ッチ１４４ｏ及び中央処理ユニットの最下位ピットデー
タラッチ１４４５の組合せ体から受は取ったデータを中
央処理ユニット２００によって指定されたようにシフト
する。バレルシフタ１４５０は、フィールド符号／ゼロ
拡張制御器１４５１によって制御される。

第１１図について述べたように、フィールド拡張Ｏビッ
ト１１０６又はフィールド拡張１ビツト１１０８は、フ
ィールドが拡張された符号であるか拡張されたゼロであ
るかを指定する。状態レジスタ１１００のこれら２つの
ビットの１つが拡張された特定の命令によって選択され
る。この制御は、バレルシフタ１４５０に送られ、以下
で述べるように用いられる。バレルシフタ１４５０は、
バス１４５５を経て中央処理ユニット２００の他の部分
に接続される。

メモリ制御器２５０の一般的な動作を、第１４図につい
て以下に説明する。シーケンサ１４００によって受信さ
れた特定の制御及びデータ信号に基づいて、シーケンサ
１４００は、バス１２２を経てメモリ１３０へ供給する
ためにマルチプレクサ１４３ｏに送られる１つのソース
を選択する。

従って、例えば、シーケンサ１４００は、マルチプレク
サ１４３０が、レジスタ９０２に記憶された表示リフレ
ッシュアドレスを、ライン１４０１の表示リフレッシュ
要求に応答してメモリに接続できるようにする。同様に
、ライン１４０２上のＤＲＡＭリフレッシュ要求は、シ
ーケンサ１４００がマルチプレクサ１４３０を制御して
、レジスタ９０４に記憶されたビデオＲＡＭリフレッシ
ュアドレスをメモリ１３２に供給するようにする。

ライン１４０３に現われるホストアクセス要求及びライ
ン１４０４に現われるホスト読み取り／書き込み制御信
号により、シーケンサ１４００は、マルチプレクサ１４
３０を制御して、両レジスタ９０６及び９０７に記憶さ
れたホストアドレスをバス１２２を経てメモリ１３０に
供給できるようにすると共に１選択された動作に基づい
てメモリとレジスタ９０５との間でデータを交換できる
ようにする。更に、ライン１４０５に現われる中央処理
ユニットのアクセス要求と、ライン１４０６に現われる
中央処理ユニットの読み取り／書き込み制御信号とによ
り、シーケンサ１４００は、中央処理ユニットのアドレ
スレジスタ１２００のサブ部分１２０２に記憶された中
央処理ユニットのワードアドレスをマルチプレクサ１４
３０を経てメモリ１３０へ接続できるようにする６次い
で、入力１４０６に現われる中央処理ユニットの読み取
り／書き込み制御信号によって選択された読み取り又は
書き込み動作に基づいて、メモリ１３０と中央処理ユニ
ットとの間でバス１４３６を経てデータの交換が行なわ
れる。この場合、このデータは、シーケンサ１４００か
ら制御ライン１４１３及び１４１４を各々経て送られた
制御信号に基づいて右マスク１４３７及び左マスク１４
３８によってマスクされる。このデータは、次いで、以
下で詳細に述べるように、中央処理ユニットの最下位ピ
ットデータラッチ１４４５及び中央処理ユニットの最上
位ピットデータラッチ１４４０からのデータと交換され
る。

第１５図は１表示要求信号をライン１４０１に発生でき
るようにする水平及び垂直のリセット信号を発生する構
造体を示している。第１５図に示された構造体は、ビデ
オディスプレイ１７０によるビデオ表示の形成を制御す
るビデオ表示制御器２７０の一部分である。ドツトレー
ト、即ち。

ビデオディスプレイ１７０におけるピクセル表示レート
のビデオクロックが入力１５０１に受は取られる。この
ビデオクロックは、カウンタ１５１０のカウント入力に
送られる。比較器１５２０は、カウンタ１５１０のカウ
ントを受は取り、これを、水平ラインにおけるピクセル
又はピクセル等化物の全数に対応するレジスタ１５３ｏ
に記憶されたカウントと比較する。これら２つのカウン
トが等しい場合には、比較器１５２０が水平リセット信
号に対応する出力をライン１５０２に発生する。

この出力は、カウンタ１５１０のリセット入力に送られ
てこのカウンタをリセットし、次のラインについてのカ
ウントを開始させる。水平リセット信号１５０２は、デ
ィスプレイリフレッシュ要求１４０１をシーケンサ１４
００に供給できるようにする信号である。

比較器１５２０によって発生された水平リセッ）−１５
０２は、第２のカウンタ１５４０に供給される。カウン
タ１５４０は、水平リセット信号をカウントし、このカ
ウントを比較器１５５０に供給する。又、比較器１５５
０は、垂直フレーム当たりのライン又はライン等化物の
全数を記憶するレジスタ１５０６からのカウントも受は
取る。

比較器１５５０は、これら２つのカウントが等しい時の
垂直リセットに対応する出力信号をライン１５０３に発
生する。この垂直リセット信号は、カウンタ１５４０の
リセット入力に送られ、このカウンタをリセットする。

垂直リセット信号１５０３の発生により、レジスタ９０
１に記憶された表示アドレスの開始点がレジスタ９０２
に記憶され、表示リフレッシュアドレスを新たなビデオ
フレームの開始点にリセットする。

第１６図は、シーケンサ１４００の入力１４０２に送ら
れるＤＲＡＭリフレッシュ要求信号を発生する構造体を
示している。中央処理ユニットのクロック信号は、入力
１６０１に受は取られる。

この中央処理ユニットのクロック信号は、中央処理ユニ
ット２００を作動してその作動速度を制御するクロック
信号である。この信号は、プログラム可能な除算器１６
１０に送られる。プログラム可能な除算器１６１０には
、ライン１６０２を経て制御信号も供給される。この制
御信号は、高速／低速デコーダ１６２０から受は取られ
る。高速／低速デコーダ１６２０は、制御ピットレジス
タ９１０の一部分であるリフレッシュレートビット９１
１に作用する。前記したように、好ましい実施例によれ
ば、このビットは、ダイナミックランダムアクセスメモ
リが３２個の中央処理二二ッ１−サイクルごとに１度リ
フレッシュされるか６４個のサイクルごとに一度リフレ
ッシュされるかを指示するか、或いは、ダイナミックラ
ンダムアクセスメモリのリフレッシュ信号が発生されな
いかどうかを指示する。制御レジスタ９１０のリフレッ
シュレートビット９１１によれば、高速／低速デコーダ
１６２０は、プログラム可能な除算器１６１ｏに信号を
発生する。プログラム可能な除算器１６１０は、この制
御信号を受は取り、ダイナミックランダムアクセスメモ
リリフレッシュ要求信号を選択されたレートで出力１６
ｏ３に発生する。

これは、ダイナミックランダムアクセスメモリのリフレ
ッシュ要求を発するためにシーケンサ１４ｏＯの入力１
４０２に供給される。

第１７図は、シーケンサ１４００の詳細なブロック図で
ある。シーケンサ１４００は、１組のラッチ１７００、
プログラム可能な入力アドレスの論理アレイ１７１０、
アドレスレジスタ１７２０、制御リードオンリメモリ１
７３０及びマイクロシーケンサ１７４ｏを備えている。

種々の要求信号は、１組のラッチ１７００内の個々のラ
ッチに送られる。これらラッチの信号は、プログラム可
能な入力アドレス論理アレイ１７１０に送られ、これは
、制御リードオンリメモリ１７３０へ供給するための入
力アドレスを発生する。この導出された入力アドレスは
、アドレスレジスタ１７２０に記憶される。この入力ア
ドレスがいったん発生されると、制御リードオンリメモ
リ１７３０は、シーケンサ１４００の種々の出力信号を
発生するようにマイクロシーケンサ１７４０の動作を制
御する。

ラッチ１７００は、シーケンサ１４００に供給される種
々の要求及び制御信号を記憶するための１組のラッチを
備えている。ラッチ１７００は、表示リフレッシュ信号
を受信する表示要求ラッチ１７０１を備えている。ＤＲ
ＡＭリフレッシュ要求ランチ１７０２は、　ライン１４
００（７）ＤＲＡＭリフレッシュ要求信号を受は取る。

ホスト要求ラッチ１７０３は、ライン１４０３のホスト
要求信号を受は取る。ホスト読み取り／書き込み制御ラ
ッチ１７０４は、ライン１４０４のホスト読み取り／書
き込み制御信号を受は取る。中央処理ユニットの第３の
要求ラッチ１７０５は、以下で詳細に述へるように、マ
イクロシーケンサ１７４ｏにより、制御ライン１７４３
を経てセットされる。

同様に、中央処理ユニットの第２の要求ラッチ１７０６
は、マイクロシーケンサ１７４０によってセットされる
。中央処理ユニットの第１の要求ラッチ１７０７は、ラ
イン１４０５に現われる中央処理ユニットの要求信号を
受は取る。更に、中央処理ユニットの読み取り／書き込
み制御ラッチ１７０８は、ライン１４０６に呪われる中
央処理ユニットの読み取り／書き込み制御信号を受は取
る。

プログラム可能な入力アドレス論理アレイ１７１０は、
ランチ１７００の各々からの信号を受は取る。更に、プ
ログラム可能な入力アドレス論理アレイ１７１０は、マ
イクロシーケンサ１７４０から制御信号１７４２を受は
取る。この制御信号は、主として、マイクロシーケンサ
１７４０が現在のメモリアクセス要求の対応に拘ってい
るかどうかを指示する。プログラム可能な入力アドレス
論理アレイ１７１０に送られる信号に基づいて、制御リ
ードオンリメモリ１７３０内の入力点を指定するアドレ
スが発生される。このアドレスは、アドレスレジスタ１
７２０に送られ、ここに記憶される。

アドレスレジスタ１７２０．制御リードオンリメモリ１
７３０及びマイクロシーケンサ１７４０は、プログラム
可能な制御器を構成する。プログラム可能な入力点論理
アレイ１７１０により制御リードオンリメモリ１７３０
内で選択された入力点は、対応するメモリアクセス要求
に応じるためのサブルーチンの開始点である。制御リー
ドオンリメモリ１７３０に記憶されたこれらサブルーチ
ンの命令は、マイクロシーケンサ１７４０に順次に供給
され、該マイクロシーケンサは、ライン１４１３．１４
１４．１４１５及び１４１６に現われるこれらの命令に
基づいて種々の出力動作を実行する。この点について、
次の命令を呼び出せるようにするために通常の命令が実
行されるたびにマイクロシーケンサ１７４０からライン
１７４１を経てアドレスレジスタ１７２ｏへ増加信号が
供給される。上記の出力に加えて、マイクロシーケンサ
１７４ｏは、ライン１７４３を経てラッチ１７００へ制
御出力を発生する。この制御出力は、ラッチ１７００内
の種々のラッチのセット及びリセットに関連している。

更に、マイクロシーケンサ１７４ｏは、ライン１４０４
を経てホスト読み取り／書き込み制御信号を受は取ると
共に、ライン１４０６を経て中央処理ユニットの読み取
り／書き込み制御信号を受は取る。制御リードオンリメ
モリ１７３０内の特定の制御サブルーチンの一般的な概
要を、第１８図、第１９図、第２０図及び第２１図につ
いて以下に詳細に説明する。

第１８図は、プログラム可能な入力アドレス論理アレイ
１７１０の動作を詳細に示すプログラム１８００の図で
ある。特に、プログラム１８００は、プログラム可能な
入力アドレス論理アレイ１７１０により入力点アドレス
を決定する際の動作の優先順位を示している。好ましい
実施例では。

第１８図に示す機能を実行するためにプログラム可能な
入力アドレス論理アレイ１７１０に特殊なハードウェア
論理を使用しているが、この同じ機能を実行するための
プログラムを制御リードオンリメモリ１７３０内に設け
ることもできる。

プログラム１８は、メモリアクセス要求が優先順に処理
されるような連続的なループを構成する。マイクロシー
ケンサ１７４０がその手前のすイクル中にアイドリング
状態でない場合には、プログラム１８００は、受は取っ
た要求が表示リフレッシュ要求であるかどうかを判断す
る（判断ブロック１８０１）。このような場合には、表
示リフレッシュ要求が処理される（処理ブロック１８０
２）。これは、ディスプレイをリフレシュするためのサ
ブルーチンを含む制御リードオンリメモリ１７３０内の
開始アドレスを発生することにより達成される。前記し
たように、この表示リフレッシュには、次に表示すべき
データをビデオＲＡＭ１３２から呼び出し、レジスタ９
０３に記憶された表示アドレス増分によりレジスタ９０
２に記憶された表示リフレッシュアドレスを更新するこ
とを含む。新たなフレームが開始した場合には。

レジスタ９０１に記憶された表示アドレスの開始点をレ
ジスタ９０２にロードして１表示リフレッシュアドレス
をリセットすることを含む。このプロセスは一般的なも
ので良く知られているから。

ここではこれ以上説明しない。

ベンディングになっている要求が表示リフレッシュ要求
でない場合には、プログラム１８００は、ベンディング
になっている要求がＤＲＡＭリフレッシュ要求であるか
どうかを判断するテストを行なう（判断ブロック１８０
３）。ベンディングになっている要求がこのようなりＲ
ＡＭリフレッシュ要求である場合には、このＤＲＡＭリ
フレッシュ要求が処理される（処理ブロック１８０４）
。

このＤ　ＲＡ　Ｍリフレッシュ要求は１表示リフレッシ
ュ要求について上記したように処理される。プロゲラ１
１可能な入力アドレス論理アレイ１７１０は、ＤＲＡＭ
リフレッシュ要求を実行するようにマイクロシーケンサ
１７４０を制御するプログラムを含んだ制御リードオン
リメモリ１７３０内のサブルーチンの開始アドレスを発
生する。このプロセスは、一般的なものであり、これ以
上は説明しない。このリフレッシュ要求が処理された後
に。

プログラム１８００は、処理ブロック１８ｏ１において
表示リフレッシュ要求が最高の優先順位の動作であるか
どうか判断するテストに復帰する。

ベンディングになっている要求がＤＲＡＭリフレッシュ
要求でない場合には、プログラム１８００は、そのベン
ディングの要求がホストメモリアクセス要求であるかど
うか判断するようにチェックを行なう（判断ブロック１
８０５）。このベンディングの要求がホストメモリアク
セス要求である場合には、この要求が処理される（処理
ブロック１８０６）。このホストメモリアクセス要求は
、制御リードオンリメモリ１７３０内のサブルーチンの
入力により上記したように処理される。

このホストメモリアクセス要求が処理されると、プログ
ラム１８００は、判断ブロック１８０１において表示リ
フレッシュが最も優先順位の高いアクセスであるかどう
か判断するテストに復帰する。

プログラム１８００は、ベンディングになっている要求
が中央処理ユニットの第３のアクセス要求であるかどう
か判断するテストを行なう（判断ブロック１８０７）。

第１３Ｉ図に示すように、中央処理ユニット２００から
のフィールドアクセス要求は、３つの連続するメモリワ
ードアクセスの実行を要求することができる。中央処理
二ニットの第２のアクセス要求が処理されそして中央処
理ユニットの第３のアクセス要求が必要とされる場合に
は、マイクロシーケンサ１７４０がライン１７４３に制
御信号を発生し、中央処理ユニットの第３要求ラツチ１
７０５をセットする。このような場合には、中央処理ユ
ニットの第３アクセス要求が処理される（処理ブロック
１８０８）。このプロセスは、第２１図に示されたプロ
グラム２１００に関連して以下で詳細に説明する。

ベンディングになっている要求が中央処理ユニットの第
３のアクセス要求でない場合には、プログラム１８００
は、これが中央処理ユニットの第２のアクセス要求であ
るかどうか判断するようにテストする（判断ブロック１
８０９）。再び。

第１３図を参照すれば、第１３Ｅ図ないし第１３工図か
ら明らかなように、中央処理ユニット２００によるフィ
ールドアクセスが２つ（又はそれ以上）の連続するメモ
リワードアクセスを必要とするような多数の場合がある
。中央処理ユニットの第１のアクセス要求が処理されそ
して中央処理ユニットの第２のアクセス要求が必要とさ
れることが決定された場合には、マイクロシーケンサ１
７４０がライン１７４３に制御信号を発生し、中央処理
ユニットの第２の要求ラッチ１７０６をセットする。こ
の場合には、中央処理ユニットのこの第２のアクセス要
求が処理される（処理ブロック１８１０）、このプロセ
スは、第２０図に示したプログラム２０００について以
下で詳細に説明する。前記した場合と同様に、このアク
セス要求が処理されると、プログラム１８００は判断ブ
ロック１８０１に復帰し、表示リフレッシュ要求が発せ
られたかどうか判断される。

他のメモリアクセス要求がベンディングになっていない
場合に、中央処理ユニットのアクセス要求に第１の優先
順位を与えるために、プログラム１８００は、中央処理
ユニットの第１のアクセス要求以外にベンディングのア
クセス要求があるかどうかを決定するテストを行なう（
判断ブロック１８１１）。他のアクセス要求がベンディ
ングになっている場合には、プログラムの流れが判断ブ
ロック１８０１に復帰し、それより高い優先順位のメモ
リアクセス要求があるかどうかテストする。然し乍ら、
ベンディングになっているアクセス要求が他にない場合
には、プログラム１８００はこれが中央処理ユニットの
第１のアクセス要求であるかどうかを判断するようにテ
ストする（判断ブロックＬ　８１２）。中央処理ユニッ
ト２００がメモリ１３０にアクセスしようとする時には
、該ユニットがライン１４０５を経てシーケンサ１４０
０にこの要求を発する。このような要求の発信が中央処
理ユニットの第１のアクセス要求である。このような中
央処理ユニットのアクセス要求が発せられない場合には
、プログラム１８００は。

それより優先順位の高い他のアクセス要求がベンディン
グになっているかどうかのテストに復帰する（判断ブロ
ック１８１１）。このシーケンスは、このループに保持
されるが、それより優先順位の高い要求が発せられた場
合には、判断ブロック１８１１においてプログラムの流
れが判断ブロック１８ｏ１に向けられ、その要求がテス
トされて処理されるか、或いは、中央処理ユニットの第
１のアクセス要求が発せられた場合には、これが処理さ
れる（処理ブロック１８１３）。

この優先順位技術は、２つ以上のメモリアクセス要求が
同時にペンティングになった場合にメモリアクセスの順
序を制御するように働く。２つ以上のメモリアクセス要
求が同時にベンディングになった場合には、それらが優
先順に実行される。

この場合、表示リフレッシュ要求が最も優先順位が高く
、次いで、ＤＲＡＭリフレッシュ要求、ホストアクセス
要求、中央処理ユニットの第３のアクセス要求、中央処
理ユニットの第２のアクセス要求、そして最後に、中央
処理ユニットの第１のアクセス要求と続く。中央処理ユ
ニットの次々のアクセス要求に対して次第に高い別々の
優先順位を与えることにより、２つの結果が得られる。

先ず第１に、中央処理ユニットのマルチワードアクセス
要求が部分的に完了され、次いで、それより優先順位の
高い要求によって割り込まれる。更に、このような中央
処理ユニットのマルチワードアクセス要求では次々のワ
ードアクセスに次第に高い優先順位が与えられるので、
中央処理ユニットは、別の個別の中央処理ユニットアク
セスを処理できるまでこのようなマルチワードアクセス
の完了を待機しなければならない。これは、中央処理ユ
ニットの２つのアクセス要求が干渉するのを防止する。

判断ブロック１８１１及び１８１２を含むループは、他
のアクセス要求がベンディングでない場合には中央処理
ユニットの第１のアクセス要求が最も高い優先順位を有
するようにするが、他のメモリアクセス要求がベンディ
ングになっている場合には最も低い優先順位を有するよ
うにする。

前記したように、第１８図に示したプロセスは、プロセ
ッサによって実行されるプログラムによるのではなくて
、プログラム可能な入力アドレス論理アレイ１７１０を
用いて実行されるのが好ましい。プログラム可能な入力
アドレス論理アレイ１７１ｏは、表示要求ラッチ１７０
１がセントされた時に表示リフレッシュ要求を処理する
ために、制御リードオンリメモリ１７３０内のプログラ
ムシーケンスの開始アドレスを発生する。表示リフレッ
シュ要求がない時にＤＲＡＭリフレッシュ要求ラッチ１
７０２がセットされた場合には。

プログラム可能な入力アドレス論理アレイ１７１０は、
ＤＲＡＭリフレッシュ要求に応じるために制御リードオ
ンリメモリ１７３ｏ内の開始アドレスを発生する。同様
に、プログラム可能な入力アドレス論理アレイ１７１０
は、要求ラッチ１７００のいずれかがセットされた時に
第１８図について前記した優先順位に基づいて動作を実
行するために、制御リードオンリメモリ１７３０内の開
始アドレスを発生する。

第１９図は、中央処理ユニットの第１アクセス要求を処
理するプログラム１９００を示している。このプログラ
ム１９００は、第１８図に示した処理ブロック１８１３
に対応するもので、制御リードオンリメモリ１７３０に
記憶されたサブルーチンを処理する１組のメモリアクセ
スの１つである。このプログラムに入ると（スタートブ
ロック１９０１）、プログラムは、最初に、アクセス要
求が読み取りアクセスであるかどうか判断するテストを
行なう（判断ブロック１９０２）。この判断は、ライン
１４０６を経てシーケンサ１４００に送られる中央処理
ユニットの読み取り／書き込み信号の状態に基づいて行
なわれる。メモリアクセス要求がメモリの読み取りを要
求する場合には、メモリが読み取られる（処理ブロック
１９０３）。これは、中央処理ユニットのアドレスレジ
スタ１２０２に記憶されたアドレスをメモリ読み取り信
号と共にマルチプレクサ１４３０を経てメモリ１３０に
送ることによって実行される。このメモリ位置に記憶さ
れたデータワードは１次いで５人力／出力ラッチ１４３
９にロードされる。右マスク１４３７及び左マスク１４
３８は、このデータ転送に対して何の影響も与えない。

このデータは１次いで、中央処理ユニットの最下位ビッ
トデータラッチ１４４５にロードされる（処理ブロック
１９０４）。所望のデータフィールド内に存在しないメ
モリのデータは、以下で述べるように。

バレルシフタ１４５０において除去される。次いで、プ
ログラムは１判断ブロック１９１４へと進み、中央処理
ユニットの第２のアクセス要求が必要であるかどうかテ
ストされる。

中央処理ユニットのアクセス要求が書き込み要求であり
、読み取り要求ではない場合には、プログラム１９００
は、ビットアドレスがゼロであるかどうか判断するテス
トを行なう（判断ブロックｌ　９０５）。このテストは
、ゼロ検出回路１４２０によって簡単に行なわれる。こ
の回路は、ビットアドレスを受は取り、ビットアドレス
がゼロであるかどうかを指示する信号をライン１４０８
に発生する。ビットアドレスがゼロの場合には、所望の
データフィールドがメモリワードの境界で開始する。こ
れは、第１３Ａ図、第１３Ｃ図、第１３Ｅ図及び第１３
Ｇ図に示された場合に対応する。ビットアドレスがゼロ
の場合には、プログラム１９０ｏは、ビットアドレス及
びフィールドサイズの和が１６に等しいか又はそれより
大きいかどうかを判断するテストを行なう（判断ブロッ
ク１９０６）。加算器１４１８により形成されたビット
アドレス及びフィールドサイズの和は、ライン１４０９
及び１４１０とバス１４１１とを経てシーケンサ１４０
０に送られる。更に、ゼロ検出回路１４２１は、この和
の最下位４ビツト（ビット０−３）がゼロであるかどう
かの指示を与える。

この和は、ライン１４０９のビット５が「１」であるか
又はライン１４１０のビット４が「１」であり且つビッ
ト０−３が非ゼロであることがライン１４１２によって
指示された場合に、１６より大きくなる。もしこうであ
って、第１３Ａ図、第１３Ｅ図及び第１３Ｇ図の場合に
対応すれば、中央処理ユニットの第１のアクセス要求は
、簡単な書き込み動作となる。入力／出力ラッチは、中
央処理ユニッ１−の最下位ピットデータラッチ１４４５
からロードされる（処理ブロック１９０７）。

次いで、プログラムは、入力／出力ラッチのデータを、
レジスタ１２０２に記憶された中央処理ユニットのワー
ドアドレスで指示されたメモリに書き込む（処理ブロッ
ク１９１３）。前記したように、プログラム１９００は
、中央処理ユニットの第２のアクセスが要求されるかど
うか判断するテストを行なう（判断ブロック１９１４）
。

ビットアドレスがゼロでない場合には、プログラム１９
００は、ピッ１−アドレスに対応する右マスク１４２７
をセットする。ビットアドレスは、バス１４０７を経て
シーケンサ１４００に送られる。ビットアドレスが非ゼ
ロであるか、或いは、ビットアドレスがゼロであって且
つビットアドレスとフィールドサイズとの和が１６又は
３２のいずれかである場合には、プログラム１９００は
、ビットアドレスとフィールドサイズとの和が１６より
大きいかどうか判断するテストを行なう（判断ブロック
１９０９）。この和が１６より小さい場合には、ビット
アドレスがゼロであるか非ゼロであるかに拘りなく、こ
の和に基づいて左マスクがセットされる（処理ブロック
１９１０）、もしそうでなければ、フィールドがメモリ
ワードの境界まで又はこれを越えて延びるために、左マ
スクは不要となる。いずれにせよ、入力／出力ラッチ１
４３９は、中央処理ユニットの最下位ピットデータラッ
チ１４４５からロードされる（処理ブロック１９１１）
。レジスタ１２０２に記憶された中央処理ユニットのワ
ードアドレスによって指示されたメモリワーＩくが読み
取られ、これが右マスク１４　：３７及び左マスク１４
３８と共に使用されて、入力／出力ラッチ１４３９内の
データを変更する（処理ブロック１９１２）。このプロ
セスは。

選択されたデータフィールド内に存在しないメモリワー
ドの部分が変えられないようにし、一方、選択されたデ
ータフィールド内のメモリワードの部分が中央処理ユニ
ットのデータラッチからそれまでにロードされたデータ
と取り替えられるようにする。このようにして変更され
たデータが同じメモリ位置に害き込まれる（処理ブロッ
ク１９１３）。

プログラム１９００は、中央処理ユニットの第２のアク
セスが必要とされるかどうかをテストすることによって
終了する。これは、ビットアドレスとフィールドサイズ
との和が１６より大きいかどうかをチェックすることに
よって決定される（判断ブロック１９１４）。この和が
１６より大きい場合には、第２のアクセスが必要とされ
る。

これは、中央処理ユニットの第２アクセス要求ラツチ１
７０６をセットすることによって指示される（処理ブロ
ック１９１５）。これは、マイクロシーケンサ１７４０
からライン１７４３を経て要求ラッチ１７００へ信号さ
れる。いずれにせよ、中央処理ユニットの第１要求のラ
ッチがリセットされ（処理ブロック１９１６）、要求が
処理されたことを指示する。次いで、プログラム１９０
０が終了となる（終了ブロック１９１７）、前記したよ
うに、プログラム１９００は、第１８図に示す処理ブロ
ック１８１３と同等である。

第２０図は、中央処理ユニット・の第２のアクセス要求
を処理するプログラム２０００を示している。このプロ
グラム２０００は、第１８図に示した処理ブロック１８
１０に対応し、これは、制御リードオンリメモリ１７３
ｏに記憶されたサブルーチンを処理する１組のメモリア
クセスの１つである。このプログラムの開始は、第１９
図に示したプログラム１９００と同様である。レジスタ
１２０２に記憶された中央処理ユニットのワードアドレ
スは、中央処理ユニットの第２アクセスにおける正しい
メモリデータワードを参照するために増加しなければな
らないことに注意されたい。

中央処理ユニットのアドレスレジスタ１２００に記憶さ
れたアドレスは、ビットアドレス１２０１を含んでいる
ので１次のメモリワードを参照するためには、アドレス
レジスタ１２００に数字１６を追加しなければならない
。

このプログラムに入る時に（スタートブロック２００１
）、最初に、アクセス要求が読み取りアクセスであるか
どうか判断するテストが行なわれる（判断ブロック２０
０２）。この判断は、ライン１４０６を経てシーケンサ
１４００に供給される中央処理ユニットの読み取り／書
き込み信号の状態に基づいて行なわれる。メモリアクセ
ス要求がメモリの読み取りを必要とする場合には、処理
ブロック１９０３について上記したのと同様に。

メモリが読み取られる（処理ブロック２００３）。

このようにしてメモリ１３０から呼び出されたデータは
、中央処理ユニットの最上位ピットデータラッチ１４４
０にロードされる（処理ブロック２００４）。所望のデ
ータフィールド内に存在しないメモリのデータは、以下
で詳細に述べるように、バレルシフタ１４５０において
除去される。次いで、プログラムは、判断ブロック２０
１１へと進み、中央処理ユニットの第３のアクセス要求
が必要であるかどうかのテストが行なわれる。

中央処理ユニットの第２のアクセス要求が書き込み要求
であって読み取り要求ではない場合には、プログラム２
０００は、ビットアドレスとフィールドサイズとの和が
３２以上であるかどうかを判断するテストを行なう（判
断ブロック２００５）。ライン１４ｏ９の和のビット５
が「１」である場合には、和が３２以上である。この和
が３２以上である場合には、書き込み動作が第２ワード
の境界を越えて延びる。このような場合には、中央処理
ユニットの第２のアクセスが簡単な書き込み動作である
。従って、入力／出力ラッチは、中央処理ユニットの最
上位ビットデータラッチ１４４０からロードされ（処理
ブロック２００６）、入力／出力ラッチのデータがメモ
リに書き込まれる（処理ブロック２０１０）。読み取り
動作の場合と同様に、プログラムは、次いで、判断ブロ
ック２０１１へ進み、中央処理ユニットの第３のアクセ
ス要求が必要であるかどうかのテストが行なわれる。

ビットアドレスとフィールドサイズとの和が３２より小
さい場合には、左マスクが必要とされる。この左マスク
は、ビットアドレスとフィールドサイズとの和に基づい
てセットされる（処理ブロック２００７）。入力／出力
ラッチには、中央処理ユニットの最上位ピットデータラ
ッチ１４４０からデータがロードされる（処理ブロック
２００８）６中央処理ユニツトのワードアドレスにより
指示されたメモリワードは、メモリ１３０から呼び出さ
れ、左マスク１４３８によってマスクされながら入力／
出力ラッチにロードされる（処理ブロック２００９）。

このプロセスは、第１９図に示された処理ブロック１９
１２に関連して上記したものと同じである。中央処理ユ
ニットの第２のアクセスは当然メモリワードの最下位ビ
ットを含むことになるから、右マスクは不要であること
に注意されたい（第１３Ｅ図、第１３Ｆ図、第１３Ｇ図
、第１３Ｉ（図及び第１３Ｉ図参照）、これで、入力／
出力ラッチは、メモリ１３０から呼び出して、選択され
たフィールド内のビットに対するフィールド書き込み動
作によって必要とされるように変更されたデータを含む
ことになる。

プログラム２０００は、中央処理ユニットの第３のアク
セスが必要とされるかどうかをテストすることによって
終了となる。これは、ビットアドレスとフィールドサイ
ズとの和が３２より大きいかどうかをチェックすること
により決定される（判断ブロック２０１１）。この和が
３２より大きい場合には、第３のアクセスが必要とされ
る。

これは、中央処理ユニットの第３アクセス要求ラツチ１
７０５をセットすることによって信号される（処理ブロ
ック２０１２）。これは、マイクロシーケンサ１７４０
からライン１７４３を経て要求ラッチ１７００へ信号さ
れる。いずれにせよ、中央処理ユニットの第１要求ラツ
チがリセットされ（処理ブロック２０１３）、要求が処
理されたことを指示する。これで、プログラム２０００
が終了となる（終了ブロック２０１４）。前記したよう
に、プログラム２００ｏは、第１８図に示す処理ブロッ
ク１８１０と同等である。

第２１図は、中央処理ユニットの第３のアクセス要求を
処理するプログラム２１０ｏを示している。このプログ
ラム２１００は、第２２図のワード整列図に関連して最
も良く理解できよう。最初に、中央処理ユニットのアド
レスレジスタ１２００は、第２のアクセス後の次のメモ
リワードを参照するために１６だけ増加しなければなら
ない。

この点について、プロセスは、上記した中央処理ユニッ
トの第２アクセス要求の処理に類似している。第２１図
に示したプログラム２１００は、第１８図に示した処理
ブロック１８ｏ８のプロセスに対応している。

プログラム２１０ｏが始まると（スタートブロック２１
０１）、アクセス要求が読み取りアクセス要求であるか
どうか判断するテストが行なねれる（判断ブロック２１
０２）。その要求が読み取り要求である場合には、ビッ
トアドレスによって右マスク１４３７がセットされる（
処理ブロック２ＬＯ３）。このプロセスは、第２２図を
参照して最も良く理解できよう。フィールド２２００は
、少なくともその一部分としてメモリワード２２０１．
２２０２及び２２０３を含んでいる。これは、第１３Ｉ
図に示す場合であり、即ち、第３の処理アクセス要求が
必要な唯一の場合である。

フィールド２２００は、３つのサブフィールド、即ち、
メモリワード２２０１内に完全に含まれたサブフィール
ド２２１１と、メモリワード２２０２に一致するサブフ
ィールド２２１２と、メモリワード２２０３内に完全に
含まれた最後のサブフィールド２２１３とに分割するこ
とができる。

中央処理ユニットの第１アクセスは、サブフィールド２
２１１を、中央処理ユニットの最下位ビットデータラッ
チ１４４５の上位ビットに記憶するように作用する。中
央処理ユニットの第２のアクセスは、メモリワード２２
０２に対応するサブフィールド２２１２を、中央処理ユ
ニットの最上位ビットデータラッチ１４４ｏに記憶する
。中央処理ユニットの第３のアクセスは、前記した読み
取り／変更／書き込み動作と同様の読み取り、マスク及
び変更動作でなければならない。予め呼び出されたサブ
フィールド２２１１を含む中央処理ユニットの最下位ビ
ットデータラッチ１４４５からのデータは、入力／出力
ラッチにロードされる（処理ブロック２１０４）。メモ
リワード２２０３はメモリ１３０から呼び出され、サブ
フィールド２２１２を含む右マスク１４３７によって決
定された部分は、入力／出力ラッチ１４３９にロードさ
れる（処理ブロック２１０５）。それにより得られる入
力／出力ラッチのデータは、中央処理ユニットの最下位
ビットデータラッチ１４４５に記憶される（処理ブロッ
ク２１０６）。これにより得られるデータは、第１のサ
ブフィールド２２１１と、第３のサブフィールド２２１
３とを備えている。前記の読み取りアクセスの場合と同
様に、バレルシフタ１４５０は、中央処理ユニット２０
０によって適切に使用されるようにデータを整列させる
。これは、第２３図に関連して以下に詳細に説明する。

中央処理ユニットの第３のアクセスが書き込みアクセス
である場合には、読み取り／変更／書き込みサイクルが
必要とされる。左マスク１４３８は、ビットアドレス１
２０１とフィールドサイズとの和に対応するようにセッ
トされる（処理ブロック２１０７）。中央処理ユニット
の最下位ビットデータラッチ１４４５に記憶されたデー
タは、入力／出力ラッチにロードされる（処理ブロック
２１０８）、メモリワード２２０３は、メモリ１３０か
ら読み取られ、左マスク１４３８を用いて入力／出力ラ
ッチ１４３９にロードされる（処理ブロック２１０９）
。この時、入力／出力ラッチ１４３９は、サブフィール
ド２２１３に対応する最下位ビットと、メモリワード２
２０３の最上位ビットに対応する最上位ビットとを備え
ている。

入力／出力ラッチ１４３９のこのデータは、次いで、メ
モリワード２２０３と同じ位置でメモリ１３０に書き込
まれ（処理ブロック２１１０）、読み取り／変更／書き
込み動作を完了する。いずれにせよ、中央処理ユニット
の第３アクセスは、中央処理ユニットの第３要求ラツチ
をリセットすることによって完了され（処理ブロック２
１１１）、プロゲラｔ、　２　Ｌ　ＯＯが完了する（終
了ブロック２１１２）。

第１のサブフィールド２２１１及び第３のサブフィール
ド２２１３を中央処理ユニツ１−の最下位ビットデータ
ラッチ１４４５に入力する技術は、中央処理ユニットの
３ワードデータラツチの必要性を排除する。好ましい実
施例では、フィールドの長さが３２ビツトを越えないこ
とに注意されたい。然し乍ら、ビットアドレス及びフィ
ールドサイズの幾つかの組合せでは、選択されたフィー
ルドが３つの連続するメモリワードの部分を占有するこ
とが必要である。２つのサブフィールドは。

図示された２つの１６ビツト半部分を含む単一の３２ビ
ツトラツチ内に受は入れられる。従って、第３の１６ビ
ツトデータラツチを設けることは。

回路の領域を浪費することになる。データラッチの１つ
の手部分に２つのサブフィールドを記憶することにより
、追加回路が不要となる。上記のマスキングにより、こ
れらのサブフィールドを適切に分離することができる。

中央処理ユニットの最上位ビットデータラッチ１４４０
及び中央処理ユニットの最下位ビットデータラッチ１４
４５内でデータを円形にシフトすることによりサブフィ
ールドをビット順に適切に整列することができる。

好ましい実施例によれば、中央処理ユニット２００内の
全てのフィールド動作は、データを右に調整しながら実
行される。フィールド書き込み動作を実行する時には、
バレルシフタ１４５ｏは、中央処理ユニットのデータラ
ッチ１４４０及び１４４５にロードする前にビットアド
レスに等しい量だけデータを左に円形シフトする。これ
は、フィールド書き込み動作のためにデータを適切に整
列するように働く。この左への円形シフトにより、第２
２図に示すように、中央処理ユニットの最下位ビットデ
ータラッチ１４４５内に第１のサブフィールド２２１１
及び第３のサブフィールド２２１３が自動的に形成され
る。

上記したように、メモリ１３０から読み取られたデータ
は、中央処理ユニット２００で使用するためにバレルシ
フタ１４５ｏによって整列される。このプロセスが第２
３図に示されている。中央処理ユニットのデータラッチ
１４４ｏ及び１４４５からのデータは、最上位ビット２
３０１及び最下位ビット２３０２を含んでいる。選択さ
れたフィールド２３１０は、最上位ビット２３ｏ１と最
下位ビット２３０２との間のワード境界に交差するもの
として示されている。この整列は解説のためのみに与え
られるものである。というのは。

この技術が他の全てのフィールド整列にも等しく適用さ
れるからである。最初に、フィールドは、ビットアドレ
スによって指示されたビット量だけ右に円形シフトする
ことにより右に調整される。

このプロセスが２３１１で概略的に示されてし）る。

フィールドが第２２図に２２１１．２２１２及び２２１
３で示されたような３つのサブフィールドに分割される
場合でも、このシフトにより、全フィールド２３１０が
適切な順序で右に調整される。

選択されたフィールド２３１０内に含まれなし）データ
ワードの他の部分は、次のプロセスで失われるので、重
要ではない。

次いで、フィールドは、フィールドサイズより３２ビツ
ト小さい量だけ左へ論理的にシフトすることにより左に
調整される。２３１２で概略的に示されたこのプロセス
は、選択されたフィールドの最上位ビットよりも高い順
位のビットを排除するように作用する。フィールド２３
１０の最下位ビットより桁の小さいビットは１次の段階
で除去すべきであり、従って、重要ではない。フィール
ド２３１０は、再び、フィールドサイズより３２ビツト
小さい量だけ最後に右に論理的にシフトされる。これに
より、フィールド２３１０の最下位ビットより桁の小さ
いビットが除去される。それより上位のビットは、状態
レジスタ１１ｏＯからの作用フィールド拡張ビット１１
ｏ６又は１１０８の状態に基づいて発生される。中央処
理ユニット２００によって実行される特定の命令は、フ
ィールドサイズ０　１１０５及びフィールド拡張０　１
１０６が作用するか或いはフィールドサイズ１１０７及
びフィールド拡張１１０８が作用するかを指定する。状
態レジスタ１１０ｏの選択されたフィールド拡張ビット
がゼロの拡張を示す場合には、全て「０」である上位の
ビット２３２０が発生される。一方、フィールド拡張オ
プションが符号の拡張を指示する場合には、全てフィー
ルド２３１０の最上位ビットに等しい上位ビット２３３
０が発生される。

以上、本発明の好ましい実施例を詳細に説明した。この
好ましい実施例では、幾つかの設計上の選択を行なった
が、これらは本発明を実施する上で必要なものではない
。例えば、中央処理ユニットは３２ビット長さのデータ
を用いるものとして説明し、一方、メモリは１６ビツト
長さのワードを用いるものとして説明した。当業者であ
れば。

これらが単に設計上の便宜的な選択に過ぎず、本発明の
要旨ではないことが明らかであろう。本発明の範囲は、
特許請求の範囲によって規定されるものとする。

以上の記載に関連して、以下の各項を開示する。

（１）選択された数のビットＭを記憶するように中央処
理ユニツ１へに接続されたフィールドサイズレジスタを
更に備えた特許請求の範囲に記載のデータ処理システム
。

（２）上記フィールドメモリアクセスコマンドの各々は
、第１のデータ長さを有する第１のフィールドサイズ又
は第２のデータ長さを有する第２のフィールドサイズを
指示するためのフィールドサイズ選択部分を備え、 上記メモリアクセス制御器は、上記フィールドメモリア
クセスコマンドに応答し、上記フィールドサイズ選択部
分が上記第１フイールドサイズを指示する場合には上記
第１データ長さに等しいＭビットデータフィールドを有
する上記メモリをアクセスしそして上記フィールドサイ
ズ選択部分が上記第２フイールドサイズを指示する場合
には上記第２データ長さに等しいＭビットデータフィー
ルドを有する上記メモリをアクセスする前記第１項に記
載のデータ処理システム。

（３）アドレス、データ及び読み取り／書き込み制御信
号を送信するためのメモリインターフェイスと、 選択可能な数のビットＭを有するデータフィールドに基
づいて作動し、フィールド読み取りメモリコマンド及び
フィールド書き込みメモリコマンドを発生する中央処理
ユニットと、 中央処理ユニットに接続され、Ｍビットデータフィール
ドの始めにメモリ内の個々のビットを指示するための複
数のビットを有したアドレスレジスタと。

上記メモリインターフェイス、上記中央処理二二ッ１〜
及び上記アドレスレジスタに接続され、複数のメモリ位
置に記憶されたＮビットデータワードを有するメモリに
接続するようにされたメモリアクセス制御器とを具備し
。

メモリのＮビットデータワードに対応するメモリ読み取
り信号及びアドレス信号を上記メモリインターフェイス
に供給して、上記Ｎビットデータワードを呼び出すよう
にし、各々のこのようなＮビットデータワードは、フィ
ールド読み取りメモリコマンドに応答して上記アドレス
レジスタにより指示された上記Ｍビットデータフィール
ドの一部分を含むものであり、 更に、メモリのＮビットデータワードに対応するメモリ
読み取り信号及びアドレス信号を上記メモリインターフ
ェイスに供給して、上記Ｎビットデータワードを呼び出
し、上記Ｍビットデータフィールドに対応するビットと
取り替えることにより上記呼び出されたＮビットデータ
ワードを変更し、そしてメモリ書き込み信号、上記変更
されたＮビットデータワード及び上記アドレス信号を上
記メモリインターフェイスに供給して、上記変更された
Ｎピッ１〜データワードをメモリに書き込み、各々のこ
のようなＮビットデータワードは、フィールド書き込み
メモリコマンドに応答して上記アドレスレジスタにより
指示された上記Ｍビットデータフィールドの一部分を含
むものであることを特徴とするデータ処理装置。

（４）上記選択された数のビットＭを記憶するように中
央処理ユニットに接続されたフィールドサイズレジスタ
を更に具備した上記第３項に記載のデータ処理装置。

（５）上記フィールドメモリアクセスコマンドの各々は
、第１のデータ長さを有する第１のフィールドサイズ又
は第２のデータ長さを有する第２のフィールドサイズを
指示するためのフィールドサイズ選択部分を備え、 上記メモリアクセス制御器は、上記フィールドメモリア
クセスコマンドに応答し、上記フィールドサイズ選択部
分が上記第１フイールドサイズを指示する場合には上記
第１データ長さに等しいＭビットデータフィールドを有
する上記メモリをアクセスしそして上記フィールドサイ
ズ選択部分が上記第２フイールドサイズを指示する場合
には上記第２データ長さに等しいＭビットデータフィー
ルドを有する上記メモリをアクセスする前記第５項に記
載のデータ処理システム。

（６）上記第１データ長さ及び上記第２データ長さを記
憶するように中央処理ユニットに接続されたフィールド
サイズレジスタを更に具備した上記第２項又は第５項に
記載のデータ処理システム。

（７）上記アドレスレジスタの所定数の最上位ピッ１〜
が個々のＮピッＩ−データワードのアドレス位置を指示
し、その最下位ビットが上記Ｎビットデータワード内の
ビットアドレスを指示する上記第１項又は第４項に記載
のデータ処理装置。

（８）上記メモリアクセス制御器は、上記ビットアドレ
スとフィールドサイズとを加算する加算器を備え、上記
メモリアクセス制御器は、Ｎに対する上記和の関係に基
づいて多数のＮビットデータワードをアクセスする上記
第４項又は第７項に記載のデータ処理装置。

（９）上記メモリアクセス制御器は、上記ビットアドレ
スとフィールドサイズの上記和をＮで除算した商をそれ
に最も近い整数に丸めたものに等しい数のＮピッＩ−デ
ータフードをアクセスする上記第８項に記載のデータ処
理装置。

（１０）データを記憶したり呼び出したりするための複
数のアドレス位置を有するメモリと、上記メモリの次々
のアドレス位置から可視表示に対応する表示データを呼
び出すために周期的な表示更新アクセス要求を発生する
表示更新制御器と、 上記メモリに接続され、上記呼び出された表示データに
対応するビデオ表示を発生するビデオ表示装置と。

上記メモリからデータを読み取るためのローカルメモリ
読み取り動作と上記メモリにデータを書き込むためのロ
ーカルメモリ書き込み動作とを含むデータに基づく動作
を実行するローカル処理ユニットとを具備し、このロー
カル処理ユニットは、メモリ読み取り動作又はメモリ書
き込み動作が要求された時にローカルプロセッサメモリ
アクセス信号を発生すると共に、読み取り又は書き込み
のいずれが要求されたかを指示する読み取り／書き込み
制御信号を発生し、上記ローカル処理ユニットは、上記
メモリ内のアドレス位置の１つを指定するローカルアド
レスレジスタと、メモリ読み取り動作中に上記メモリか
らのデータを受は取りそしてメモリ書き込み動作中に上
記メモリへデータを供給するローカルプロセッサデータ
レジスタとを有しており、そして 更に、上記メモリ、上記表示更新タイマ及び上記ローカ
ル処理ユニットに接続され、メモリアクセス要求を受は
取り、これらのメモリアクセス要求を許可されるまでベ
ンディング状態に保持し。

対応するアドレス信号、メモリアクセス要求信号及び対
応する読み取り／′８き込み信号を上記メモリに供給す
ることにより上記メモリへのアクセスを優先順に許可す
るメモリ優先順位制御器を具備し、このメモリ優先順位
制御器は、これがベンディングのメモリアクセス要求を
それまで有していた場合には上記ローカルプロセッサの
アクセス要求よりも高い優先順位にある上記表示更新ア
クセス要求を許可しそしてこのメモリ優先順位制御器が
ベンディングのメモリアクセス要求をそれまで有してい
ない場合には上記表示更新アクセス要求よりも高い優先
順位にある上記ローカルプロセッサアクセス要求を許可
することを特徴とするメモリアクセス制御システム。

（１１）上記表示更新制御器は、次に呼び出すべき表示
データが記憶された上記メモリ内のアドレス位置の１つ
を指定するための表示更新アドレスレジスタと、上記表
示更新要求信号を周期的に発生する表示更新タイマと、
各表示更新メモリアクセスが許可された際に１次に呼び
出すべき表示データを参照するために上記表示更新アド
レスレジスタに記憶された上記アドレスを増加するため
の表示更新アドレスレジスタ増加手段とを備えている前
記第１０項に記載のメモリアクセス制御システム。

（１２）上記メモリは、データを保持するために周期的
なリフレッシュを必要とするダイナミックメモリであり
、上記メモリアクセス制御システムは、更に、リフレッ
シュメモリアクセス信号を周期的に発生するメモリリフ
レッシュ制御器を含み、上記メモリアクセス制御器は、
次にリフレッシュすべきアドレスが記憶されたリフレッ
シュアドレスレジスタを有し、そして上記メモリ優先順
位制御器は、更に、上記リフレッシュメモリアクセス信
号を受信すると共に、上記メモリ優先順位制御器がベン
ディングのメモリアクセス要求をそれまで有していた場
合には上記表示更新アクセス要求より低く且つ上記ロー
カルプロセッサアクセス要求より高い優先順位にある上
記リフレッシュメモリアクセス信号を許可しそして上記
メモリ優先順位制御器がベンディングのメモリアクセス
要求をそれまで有していない場合には上記ローカルプロ
セッサアクセス要求及び上記表示更新アクセス要求より
も低い優先順位にある上記リフレッシュメモリアクセス
要求を許可するように、上記メモリリフレッシュ制御器
に接続されている前記第１０項に記載のメモリアクセス
制御システム。

（１３）アドレス、データ及び読み取り／書き込み制御
信号を送信するためのメモリインターフェイスと、 可視表示に対応するメモリ表示データを次々のアドレス
位置から呼び出すように周期的な表示更新アクセス要求
を発生する表示更新制御器と、上記メモリインターフェ
イスに接続され、上を己メモリインターフェイスがメモ
リからデータを読み取るための指定のアドレス及び読み
取り制御信号を発生するようにさせるローカルメモリ読
み取り動作と、上記メモリインターフェイスがメモリに
データを書き込むための指定のアドレス及び書き込み制
御信号を発生するようにさせるローカル書き込みメモリ
動作とを含むデータに基づく動作を実行するローカル処
理ユニットとを具備し。

このローカル処理ユニットは、メモリ読み取り動作又は
メモリ書き込み動作のいずれかが要求された時にローカ
ルプロセッサメモリアクセス信号を発生すると共に読み
取り又は書き込みのいずれの動作が要求されたかを指示
する読み取り／書き込み制御信号を発生し、上記ローカ
ル処理ユニットは、アドレス位置を指定するためのロー
カルアドレスレジスタと、メモリ読み取り動作中に上記
メモリインターフェイスからデータを受は取りそしてメ
モリ書き込み動作中に上記メモリインターフェイスにデ
ータを供給するローカルプロセッサデータレジスタとを
有し、そして 更に、上記メモリインターフェイス、上記表示更新タイ
マ及び上記ローカル処理ユニットに接続され、メモリア
クセス要求を受は取り、これらのメモリアクセス要求を
許可されるまでベンディング状態に保持し、そして対応
するアドレス信号。

メモリアクセス要求信号及び対応する読み取り／書き込
み信号を上記メモリインターフェイスに供給することに
より上記メモリへのアクセスを優先順に許可するための
メモリ優先順位制御器を具備し、このメモリ優先順位制
御器は、該制御器がベンディングのメモリアクセス要求
をそれまで有していた場合には上記ローカルプロセッサ
のアクセス要求より高い優先順位の上記表示更新アクセ
ス要求を許可しそしてこのメモリ優先順位制御器がベン
ディングのメモリアクセス要求をそれまで有していなか
った場合には上記表示更新アクセス要求より高い優先順
位の上記ローカルプロセッサアクセス要求を許可するこ
とを特徴とするメモリアクセス制御システム。

（１４）上記表示更新制御器は、次に呼び出すべき表示
データが記憶されたメモリ内の上記アドレス位置の１つ
を指定する表示更新アドレスレジスタと、上記表示更新
要求信号を周期的に発生する表示更新タイマと、各々の
表示更新メモリアクセスが許可された時に次に呼び出す
べき表示データを参照するために上記表示更新アドレス
レジスタに記憶された上記アドレスを増加する表示更新
アドレスレジスタ増加手段とを備えている前記第１３項
に記載のメモリアクセス制御システム。

（１５）上記メモリインターフェイスに接続され、リフ
レッシュメモリアクセス信号を周期的に発生するメモリ
リフレッシュ制御器を備え、上記メモリアクセス制御器
は、次にリフレッシュすべきアドレスが記憶されたリフ
レッシュアドレスレジスタを有し、上記メモリ優先順位
制御器は、更に、上記メモリリフレッシュ制御器に接続
されていて、上記リフレッシュメモリアクセス信号を受
は取ると共に、上記メモリ優先順位制御器がベンディン
グのメモリアクセス要求をそれまで有していた場合には
上記表示更新アクセス要求より低く且つ上記ローカルプ
ロセッサアクセス要求より高い優先順位の上記リフレッ
シュメモリアクセス信号を許可しそして上記メモリ優先
順位制御器がベンディングのメモリアクセス要求をそれ
まで有していない場合には上記ローカルプロセッサのア
クセス要求及び上記表示更新アクセス要求より低い優先
順位の上記リフレッシュメモリアクセス要求を許可する
上記第１３項に記載のメモリアクセス制御システム。

【図面の簡単な説明】

第１図は、本発明の原理に基づいて構成されたグラフィ
ック機能を有するコンピュータのブロック図、 第２図は１本発明のグラフィック処理回路の好ましい実
施例を示すブロック図、 第３図は、ＸＹアドレス技術によりビットマツプメモリ
内の個々のピクセルアドレスをいかに指定するかを示す
図、 第４図は、リニアなアドレス技術によりフィールドアド
レスをいかに指定するかを示す図、第５図は、本発明の
好ましい実施例により１つのデータワード内に色々な長
さのピクセルデータを記憶する好ましい実施例を示す図
、第６図は、本発明の好ましい実施例によりレジスタメ
モリ内に記憶されたオペランドの内容の構成を示す図、 第７図は１本発明のビットマツプメモリ内でのアレイ移
動動作の特性を示す図、 第８図は、本発明によるビットブロック転送即ちアレイ
移動動作のフローチャート、第９図は、本発明の好まし
い実施例に用いられる入力／出力レジスタの幾つかを示
す図。 第１０図は、第９図に示されたホスト制御レジスタを詳
細に示す図、 第１１図は、本発明の好ましい実施例による状態レジス
タを詳細に示す図。 第１２図は、本発明の好ましい実施例によるアドレスレ
ジスタを詳細に示す図、 第１３Ａ図ないし第１３Ｉ図は１本発明の好ましい実施
例による選択されたフィールドとメモリワードとの関係
についての種々の場合を示す図、第１４図は、本発明の
好ましい実施例によるメモリアクセス制御器の構造を示
す図。 第１５図は、本発明の好ましい実施例により水平及び垂
直リセッ１〜信号を発生する構造体を示す図。 第１６図は、本発明の好ましい実施例によりＤＲＡＭリ
フレッシュ信号を発生する構造体を示す図、 第１７図は、第１４図に示したシーケンサを詳細に示す
図、 第１８図は、本発明の好ましい実施例により第１７図に
示したプログラム可能な入力アドレス論理アレイの動作
を説明するフローチャート、第１９図は、本発明の好ま
しい実施例により中央処理ユニットの第１メモリアクセ
スを実行する時のシーケンサの動作を説明するフローチ
ャート。 第２０図は、本発明の好ましい実施例により中央処理ユ
ニットの第２メモリアクセスを実行する時のシーケンサ
の動作を説明するフローチャート。 第２１図は１本発明の好ましい実施例により中央処理ユ
ニットの第３メモリアクセスを実行する時のシーケンサ
の動作を説明するフローチャート。 第２２図は１本発明により２つのメモリワード境界に交
差するフィールドをいかに記憶し操作するかを示す図、
そして 第２３図は、第１４図に示したバレルシフタの動作を示
す図である。 １００・・・グラフィックコンピュータシステム１１０
・・・ホスト処理システム １１５・・・ホストバス １２０・・・グラフィックプロセッサ １２２・・・ビデオメモリバス １３０・・・メモリ　１３２・・・ビデオＲＡＭ１３４
・・・リードオンリメモリ １４０・・・シフトレジスタ １５０・・・ビデオパレット １６０・・・デジタル−ビデオコンバータ１７０・・・
ビデオディスプレイ ２００・・・中央処理ユニット ２１０・・・グラフィックハードウェア２２０・・・レ
ジスタファイル ２３０・・・命令キャッシュ ２４０・・・ホストインターフェイス ２５０・・・メモリインターフェイス ２６０・・・入力／出力レジスタ ２７０・・・ビデオ表示制御器 く　　　　　　　　　の　　　　　　　　　”　　　　
　　　　　　ＣＩ　　　　　　　　　　＋、。 電　　　　　　　　　　　　　！　　　　　　　　　　
　　　　工　　　　　　　　　　　　　−→手続補正書
く方式）　　５２，４．３０昭和　　年　　月　　日

Claims (1)

1. 【特許請求の範囲】 複数のアドレス位置を有していて、その各々のアドレス
   位置にＮビットのデータワードを記憶するようにされた
   メモリと、 選択可能な数のビットＭを有するデータフィールドに基
   づいて作動し、少なくとも１つの形式のフィールドメモ
   リアクセスコマンドを発生するための中央処理ユニット
   と、 上記中央処理ユニットに接続され、Ｍビットデータフィ
   ールドの始めに上記メモリ内の個々のビットを指示する
   ための複数のビットを有しているアドレスレジスタと、 上記メモリ、上記中央処理ユニット及び上記アドレスレ
   ジスタに接続され、上記アドレスレジスタによって指示
   されたＭビットデータフィールドの部分を含む上記メモ
   リの各Ｎビットデータワードに対応するメモリアドレス
   を発生しそして上記Ｎビットデータワードの各々をアク
   セスすることにより、フィールドメモリアクセスコマン
   ドに応答して上記メモリ内に記憶された少なくとも１つ
   のＮビットデータワードをアクセスするメモリアクセス
   制御器とを具備したことを特徴とするデータ処理システ
   ム。