JPH04302332A - ２重化ｃｐｕシステムの同期化方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、ＣＰＵ構成（ハード
ウェア構成）を２重化することによって耐故障性を高め
るようにした２重化ＣＰＵシステムに係り、特に２重化
ＣＰＵを同期化させて運転するための同期化方式に関す
る。

【０００２】

【従来の技術】近年、故障時においてもシステムの停止
を招くことなく処理が継続できる、フォールト・トレラ
ント・システムが各種開発されている。このようなシス
テムの１つに、ハードウェア構成を２重化し、１台が故
障してもシステムとしては問題なく処理を継続できるよ
うにした、即ち耐故障性を高めるようにした、いわゆる
２重化ハードウェアシステムがある。従来、この種のシ
ステムでは、故障検出の方式として、次の２つが知られ
ていた。

【０００３】第１は、多重化したハードウェアのそれぞ
れが故障検出手段を備える方式であり、第２は多重化し
たハードウェアのうち２つずつを組にして同期動作させ
、その出力を比較して故障を検出する方式である。

【０００４】ここで、第２の方式を適用する２重化ハー
ドウェアシステムの一例について、図３を参照して説明
する。図３において、１ａおよび１ｂは同一ハードウェ
アであり、このハードウェア１ａ，１ｂの対が、２重化
ハードウェアの一単位である。ハードウェア１ａ，１ｂ
には、同期用のクロック（同期クロック）２が共通に入
力されている。ハードウェア１ａ，１ｂは、同期クロッ
ク２によって電源ＯＮ時から互いに同期して動作し、共
通に入力される入力信号３を受けて、それぞれ出力信号
４ａ，４ｂを出力する。

【０００５】ハードウェア１ａ，１ｂからの出力信号４
ａ，４ｂは比較器５に入力される。比較器５は、これら
両信号４ａ，４ｂを比較して、その不一致の有無により
ハードウェア１ａまたは１ｂの故障の有無を検出し、そ
の旨を示す不一致信号（故障検出信号）６を出力する。 もし、比較器５からの不一致信号６が真でなければ、例
えばハードウェア１ａの出力信号４ａが、正しい出力信
号７として用いられる。

【０００６】このように、第２の方式を適用する図３に
示す２重化ハードウェアシステムでは、２つのハードウ
ェア１ａ，１ｂに同じ入力信号３と同期クロック２を入
力することによって、両ハードウェア１ａ，１ｂを同じ
タイミングで同じ動作を行わせ、両ハードウェア１ａ，
１ｂが正常であれば、その出力信号４ａ，４ｂが常に同
一となるように制御している。

【０００７】しかし、上記の例のように電源ＯＮ時から
同期化できるのは、２重化ハードウェアが小規模な場合
に限られる。即ち、２重化ＣＰＵシステムのように、Ｃ
ＰＵという大きなハードウェア単位で２重化した場合に
は、電源ＯＮ時から同期化するにはハードウェア量が大
きく複雑となる。そこで、この種のシステムでは、内部
のモジュールに冗長性を持たせ（即ち内部の一部構成だ
けを２重化して）縮退することにより処理継続を実施す
る機能を通常備えている。この種のシステムでは、２台
のＣＰＵを同時に初期化しても同一タイミングでの状態
が異なるため、同時に同一の結果とはならず、したがっ
てＣＰＵ単位に別々にイニシャライズを実施する必要が
あった。

【０００８】このように、ＣＰＵという大きなハードウ
ェア単位で２重化した２重化ＣＰＵシステムでは、２重
化ＣＰＵは通常は別々に動作する。したがって、この種
のシステムでは、各ＣＰＵの出力結果を比較して故障を
検出するといった方式、即ち図３の例で代表される第２
の方式を適用することはなく、それぞれのＣＰＵが別々
に故障検出回路を備え、別々に故障検出を行う方式（第
１の方式）を採っていた。

【０００９】

【発明が解決しようとする課題】上記したように従来の
２重化ＣＰＵシステムでは、各ＣＰＵにそれぞれ故障検
出回路を備え、別々に故障検出を行う（第１の方式を適
用する）のが一般的であった。しかし、この種のシステ
ムで故障検出率を向上しようとすると、故障検出回路の
ハードウェア構成が膨大なものとなる問題があり、その
場合でも１００％の故障検出率を得ることは困難であっ
た。

【００１０】また、２重化ＣＰＵの出力結果を比較する
方式（第２の方式）を適用することも考えられるが、Ｃ
ＰＵという大きなハードウェア単位で２重化したシステ
ムでは電源ＯＮ時からの同期動作が保証されないため、
従来は適用できなかった。

【００１１】この発明は上記事情に鑑みてなされたもの
でその目的は、２重化された各ＣＰＵの初期化終了を確
認し、しかる後にこれら各ＣＰＵを同時に起動させるこ
とにより、各ＣＰＵの同期動作を保証することができ、
もって各ＣＰＵの出力結果を比較して故障を検出する方
式が適用できる２重化ＣＰＵシステムの同期化方式を提
供することにある。

【００１２】

【課題を解決するための手段】この発明は、２重化ＣＰ
Ｕシステムの各ＣＰＵは電源ＯＮ時からの同期化（即ち
初期化開始時からの同期化）は困難であるが、初期化完
了後の同期化は可能であることに着目し、各ＣＰＵ内に
、その初期状態と初期化完了を示す初期ステータスを保
持するための初期ステータス保持手段（レジスタ）と、
外部からの同期起動要求信号により自ＣＰＵの起動開始
を行う制御手段（起動制御機構）とを設けると共に、Ｃ
ＰＵから独立したサービスプロセッサを設け、このサー
ビスプロセッサに、上記各ＣＰＵの初期ステータスを読
出し、同ステータスをもとに上記各ＣＰＵに同期起動信
号を発信する手段を持たせ、各ＣＰＵが別々に初期化を
実施し、初期化完了後にサービスプロセッサから各ＣＰ
Ｕの同期動作を制御することを可能としたことを特徴と
するものである。

【００１３】

【作用】上記の構成において、２重化された各ＣＰＵは
、最初の電源ＯＮ時には、それぞれ別々に初期化を実施
し、その際に初期状態と初期化完了等を示すステータス
（初期ステータス）を初期ステータスレジスタに格納し
て、待機状態（起動待ち状態）となる。

【００１４】サービスプロセッサは、電源がＯＮされて
初期化が開始されると上記各ＣＰＵ内の初期ステータス
レジスタの内容を監視し、一定期間内に、いずれのステ
ータスも初期化完了を示し、且つ初期状態も同一でエラ
ーも無ければ、各ＣＰＵに対して同時に同期起動信号を
出力する。各ＣＰＵ内の制御手段（起動制御機構）は、
サービスプロセッサからの同期起動信号を同時に受けて
、自ＣＰＵを待機状態から起動状態に同時に移行させる
。これにより各ＣＰＵは、同期して動作し、同一タイミ
ングで同一処理を行うようになる。したがって、各ＣＰ
Ｕの出力結果を比較することによる故障検出が可能とな
る。

【００１５】

【実施例】図１はこの発明を適用する２重化ＣＰＵシス
テムの一実施例を示すブロック構成図である。

【００１６】図１において、１０ａ，１０ｂは２重化さ
れたＣＰＵであり、同一ハードウェアで構成される。Ｃ
ＰＵ１０ａ，１０ｂは、自ＣＰＵの起動、出力の制御を
司る制御部１１ａ，１１ｂと、自ＣＰＵの初期ステータ
スを保持するための初期ステータスレジスタ１２ａ，１
２ｂを有している。上記初期ステータスは、初期化時の
該当ＣＰＵの状態（縮退の有無、自己検出のエラーの有
無等）、および初期化完了の有無を示す初期化完了フラ
グを含む。ＣＰＵ１０ａ，１０ｂには、入力信号４１が
共通に入力される。

【００１７】また、２０は比較器である。比較器２０は
、後述するＳＶＰ３０からの出力結果比較許可信号３３
に応じて、ＣＰＵ１０ａ，１０ｂ（内の制御部１１ａ，
１１ｂ）の出力信号（出力結果）１３ａ，１３ｂを比較
し、両出力信号１３ａ，１３ｂが不一致の場合にアクテ
ィブな故障検出信号２１を同ＳＶＰ３０に出力するよう
になっている。

【００１８】３０はＣＰＵ１０ａ，１０ｂから独立に設
けられたサービスプロセッサ（以下、ＳＶＰと称する）
である。ＳＶＰ３０は、ＣＰＵ１０ａ，１０ｂの同期制
御を含む運転制御等を司る処理部３１を持つ。この処理
部３１は、ＣＰＵ１０ａ，１０ｂ内の初期ステータスレ
ジスタ１２ａ，１２ｂの出力を伝達するための初期ステ
ータス信号線１４ａ，１４ｂと接続されている。処理部
３１は、初期ステータス信号線１４ａ，１４ｂを介して
初期ステータスレジスタ１２ａ，１２ｂの示す初期ステ
ータスを監視し、ＣＰＵ１０ａ，１０ｂ（内の制御部１
１ａ，１１ｂ）に対する起動要求信号３２ａ，３２ｂの
出力を制御すると共に、比較器２０の比較動作を許可す
るための出力結果比較許可信号３３の出力を制御するよ
うになっている。図２は電源ＯＮ時におけるＳＶＰ３０
内の処理部３１の起動処理を説明するためのフローチャ
ートである。

【００１９】次に、図１に示す２重化ＣＰＵシステムの
動作を、図２のフローチャートを適宜参照して説明する
。まず、最初の電源ＯＮ時には、ＣＰＵ１０ａと１０ｂ
は、それぞれ別個に初期化を実行する。この初期化時に
、ＣＰＵ１０ａ，１０ｂは縮退の有無や、自己検出のエ
ラーの有無（自己診断によるエラーの有無）等の初期状
態、および初期化完了フラグを含む初期ステータスをス
テータスレジスタ１２ａ，１２ｂに格納する。

【００２０】一方、ＳＶＰ３０の処理部３１は、電源が
ＯＮ（されてＣＰＵ１０ａ，１０ｂで初期化が開始）さ
れると、タイマ（図示せず）をスタートさせると共に、
ＣＰＵ１０ａ，１０ｂ内の初期ステータスレジスタ１２
ａ，１２ｂに保持されている初期ステータスを、初期ス
テータス信号線１４ａ，１４ｂを介して監視し、図２の
フローチャートで示される処理を次のように実行する。

【００２１】処理部３１はまず、ＣＰＵ１０ａ，１０ｂ
の初期ステータスレジスタ１２ａ，１２ｂの内容を信号
線１４ａ，１４ｂを介して読出し、ＣＰＵ１０ａ，１０
ｂの初期ステータス中の初期化完了フラグが両方ともセ
ットされているか否かをチェックする（ステップＳ１，
Ｓ２）。

【００２２】もし、初期化完了フラグが両方セット状態
とならない場合には、処理部３１はタイマにより一定時
間がカウントされたか否か、即ちタイムアウトであるか
否かをチェックする（ステップＳ３）。このタイムアウ
トは、タイマにより設定されたある一定時間を経過して
も、初期化完了フラグが両方セット状態とならない場合
を示すものである。処理部３１は、初期化完了フラグが
両方セット状態とならない場合には、タイムアウトが検
出されるまでは、ステップＳ１，Ｓ２の初期ステータス
読出し並びに初期化完了フラグチェックを繰返す。

【００２３】さて、ステップＳ３においてタイムアウト
が検出された場合、処理部３１はＣＰＵ１０ａまたはＣ
ＰＵ１０ｂのいずれか一方だけに起動要求信号３２ｉ（
ｉはａまたはｂのいずれか一方）を出力し、片系起動を
行う（ステップＳ４）。ここで、片系起動の対象とする
ＣＰＵは、例えば初期化完了フラグがセット状態のＣＰ
Ｕである。もし、ＣＰＵ１０ａ，１０ｂのいずれにおい
ても初期化完了フラグがセット状態にないならば、予め
マスタとして決定されているＣＰＵを片系起動の対象と
する。

【００２４】一方、ステップＳ２のチェックにより初期
化完了フラグが両方ともセット状態にあることが検出さ
れた場合には、処理部３１は、ステップＳ１で初期ステ
ータスレジスタ１２ａ，１２ｂから読出した初期ステー
タスがエラーステータス無しで且つ同一ステータスであ
るか否かをチェックする（ステップＳ５）。

【００２５】このステップＳ５のチェックにより、ＣＰ
Ｕ１０ａ，１０ｂの両初期ステータスの不一致が検出さ
れたならば、処理部３１はタイムアウト検出の場合と同
様にステップＳ４の片系起動を行う。ここで、片系起動
の対象とするＣＰＵは、ＣＰＵ１０ａ，１０ｂのいずれ
においてもエラーステータス無しであれば、予めマスタ
として決定されているＣＰＵである。もし、いずれか一
方だけがエラーステータス無しであれば、そのＣＰＵを
片系起動の対象とする。

【００２６】これに対し、上記の両初期ステータスが（
エラー無しで且つ）一致していることが検出された場合
には、処理部３１は、ＣＰＵ１０ａ，１０ｂに対して起
動要求信号３２ａ，３２ｂを同時に出力して両系起動を
行うと共に、比較器２０に対して出力結果比較許可信号
３３を出力して同比較器２０による出力結果比較動作を
開始させる（ステップＳ６）。

【００２７】さて、ＣＰＵ１０ａ（１０ｂ）側では、Ｓ
ＶＰ３０からの起動要求信号３２ａ（３２ｂ）が制御部
１１ａ（１１ｂ）に入力されると、ＣＰＵ１０ａ（１０
ｂ）を待機状態から起動状態に移行する割込みが発生す
る。この割込みが発生すると、ＣＰＵ１０ａ（１０ｂ）
は起動される。したがって、ＳＶＰ３０から両ＣＰＵ１
０ａ，１０ｂに対して同時に起動要求信号３２ａ，３２
ｂが出力される両系起動時には、ＣＰＵ１０ａ，１０ｂ
は同時に起動され、図示せぬ同期クロックにより同期し
て動作する。この結果、ＣＰＵ１０ａ，１０ｂ内の制御
部１１ａ，１１ｂは同一の処理を同期して実行し、共通
の入力信号４１に対する出力信号１３ａ，１３ｂをそれ
ぞれ同時に出力する。

【００２８】制御部１１ａ，１１ｂからの出力信号１３
ａ，１３ｂは比較器２０に供給される。比較器２０は、
ＳＶＰ３０による両系起動時に同ＳＶＰ３０から出力さ
れる出力結果比較許可信号３３によって比較動作が許可
されており、出力信号１３ａ，１３ｂを比較する。もし
出力信号１３ａ，１３ｂが不一致であれば、比較器２０
は（ＣＰＵ１０ａ，１０ｂのいずれかが故障であるもの
として）アクティブな故障検出信号２１を出力する。

【００２９】なお、ＳＶＰ３０自身が故障して起動要求
信号３２ａ，３２ｂが発信されない場合には、マスタ側
のＣＰＵ、例えばＣＰＵ１０ａの制御部１１ａにおける
タイムアウト（初期化終了後、一定時間を経過しても起
動要求信号３２ａが与えられないタイムアウト）の検出
により、ＣＰＵ１０ａ（マスタ側ＣＰＵ）による片系動
作を開始する。

【００３０】

【発明の効果】以上詳述したようにこの発明によれば、
２重化された各ＣＰＵの初期化終了を確認し、しかる後
にこれら各ＣＰＵに同時に起動をかけて同期して動かす
構成としたことにより、各ＣＰＵの同期動作を保証する
ことができるようになり、各ＣＰＵの出力結果を比較し
て故障を検出する故障検出方式の適用が図れる。この結
果、大規模な２重化ＣＰＵシステムであっても、２重化
ＣＰＵのそれぞれに故障検出回路を備える必要がなく、
またＣＰＵ内部のハードウェアを２重化することもなく
、故障検出率を向上することができる。

【図面の簡単な説明】

【図１】この発明を適用する２重化ＣＰＵシステムの一
実施例を示すブロック構成図。

【図２】図１のＳＶＰ３０（内の処理部３１）の起動処
理を説明するためのフローチャート。

【図３】出力結果比較による故障検出方式の適用が可能
な小規模な２重化ハードウェアシステムの一般的な構成
を示すブロック図。

【符号の説明】

１０ａ，１０ｂ…ＣＰＵ、１１ａ，１１ｂ…制御部、１
２ａ，１２ｂ…初期ステータスレジスタ、１３ａ，１３
ｂ…出力信号、２０…比較器、２１…故障検出信号、３
０…サービスプロセッサ（ＳＶＰ）、３１…処理部、３
２ａ，３２ｂ…起動要求信号、３３…出力結果比較許可
信号、４１…入力信号。

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　２重化されたＣＰＵを持つ２重化ＣＰ
   Ｕシステムにおいて、上記各ＣＰＵ内に設けられ、その
   初期状態と初期化完了を示す初期ステータスを保持する
   ための初期ステータス保持手段と、自ＣＰＵの初期化後
   に自ＣＰＵを待機状態にし、外部からの同期起動要求信
   号により自ＣＰＵの起動開始を行う制御手段と、上記各
   ＣＰＵの初期ステータス保持手段に保持されている上記
   初期ステータスを読出し、同ステータスをもとに上記各
   ＣＰＵに上記同期起動信号を発信する手段を持つサービ
   スプロセッサと、を具備し、上記サービスプロセッサが
   上記各ＣＰＵの初期化完了を確認してその同期動作を制
   御することにより、上記各ＣＰＵの出力結果の比較によ
   る故障検出を可能としたことを特徴とする２重化ＣＰＵ
   システムの同期化方式。