JPS62248257A - 半導体装置 - Google Patents
半導体装置Info
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は耐放射線性能を強化した半導体装置の構造に関
する。
する。
現今、一般に使用される半導体集積回路装置の素子間分
離領域またはフィールド領域は、シリコン基板内に深く
埋設するように形成した厚いシリコン酸化膜から成る。
離領域またはフィールド領域は、シリコン基板内に深く
埋設するように形成した厚いシリコン酸化膜から成る。
この厚膜７リコンｔｄｔ 化ｍ ヲ用いると絶縁耐圧が
向上し１ｖＩＯｓゲートおよび配線による寄生容量を減
少せしめると共に回路装置の表面を平坦化して段差によ
る配線切ｎなどを防止し得るので製造技術上にも利する
とζろが大きい。
向上し１ｖＩＯｓゲートおよび配線による寄生容量を減
少せしめると共に回路装置の表面を平坦化して段差によ
る配線切ｎなどを防止し得るので製造技術上にも利する
とζろが大きい。
しかし、この構造の半導体集積回路装置は放射線量の多
い環境（例えば宇宙空間）で使用されると素子分−機能
が全く破壊され多数のり一７電流を発生せしめたり、或
いはｂＩＩＤＳ電界効果トランジスタのゲートしきい値
電圧（７丁）゛またはバイポーラ・トランジスタのエミ
ッタ接地増幅率βをそれぞれ変動または低下せしめたり
するなどの好ましからざる現象をおこすことが見出され
ている。
い環境（例えば宇宙空間）で使用されると素子分−機能
が全く破壊され多数のり一７電流を発生せしめたり、或
いはｂＩＩＤＳ電界効果トランジスタのゲートしきい値
電圧（７丁）゛またはバイポーラ・トランジスタのエミ
ッタ接地増幅率βをそれぞれ変動または低下せしめたり
するなどの好ましからざる現象をおこすことが見出され
ている。
この絶縁の劣化原因はプロトンなどの素粒子、電子線ま
たはＸ線などの電離性放射線を多量に受けた際シリコン
酸化膜内に生じる電離現象によるものであることが明ら
かにされている。通常、シリコン酸化膜は１！離性放射
線を多量に受けると電離しその内部に多量の電子−正孔
対を発生するが易動度の大きな電子は殆んど１ｒ１散じ
て残らないので正に帯電し同時にシリコン基板との境界
に多数の界面準位を形成するよう作用する。すなわち、
基板との境界面に沿って担体の移動可能領域を形成して
素子間に多量のリーク電流を発生せしめるようになる。
たはＸ線などの電離性放射線を多量に受けた際シリコン
酸化膜内に生じる電離現象によるものであることが明ら
かにされている。通常、シリコン酸化膜は１！離性放射
線を多量に受けると電離しその内部に多量の電子−正孔
対を発生するが易動度の大きな電子は殆んど１ｒ１散じ
て残らないので正に帯電し同時にシリコン基板との境界
に多数の界面準位を形成するよう作用する。すなわち、
基板との境界面に沿って担体の移動可能領域を形成して
素子間に多量のリーク電流を発生せしめるようになる。
公表された実験データによると、このｔ離現象はシリコ
ン酸化膜の膜厚が厚くなる程著しく膜厚（ｔｏｘ ）の
２〜３乗に比例して劣化する。
ン酸化膜の膜厚が厚くなる程著しく膜厚（ｔｏｘ ）の
２〜３乗に比例して劣化する。
従って、一般にＬＯＣＯ８（ロコス）構造と言われてい
る０、６μｍを超える厚膜のフィールド絶縁膜を偏れる
電界効果トランジスタは宇宙空間では全く使用できない
。特にＮチャネルＭＯ８電界効果トランジスタが著しく
大きな影響を受は人工衛星搭載用として要求される１０
Ｒａｄ（Ｓｉ）の放射線耐量に対し辛うじて１０
Ｒａｄ（Ｓｉ）をａたし得るにすぎないものとなる。従
って、人工＃ｉＭ搭載用の集積回路装置ぺでｔまフィー
ルド絶縁膜のｔｔｓ＜厚を０．０１〜０．１μｍ程度に
薄膜化すると共にこれを基板と同電位に設定する所謂フ
ィールド・プレート絶縁法が開発され用い始められ°Ｃ
いる。
る０、６μｍを超える厚膜のフィールド絶縁膜を偏れる
電界効果トランジスタは宇宙空間では全く使用できない
。特にＮチャネルＭＯ８電界効果トランジスタが著しく
大きな影響を受は人工衛星搭載用として要求される１０
Ｒａｄ（Ｓｉ）の放射線耐量に対し辛うじて１０
Ｒａｄ（Ｓｉ）をａたし得るにすぎないものとなる。従
って、人工＃ｉＭ搭載用の集積回路装置ぺでｔまフィー
ルド絶縁膜のｔｔｓ＜厚を０．０１〜０．１μｍ程度に
薄膜化すると共にこれを基板と同電位に設定する所謂フ
ィールド・プレート絶縁法が開発され用い始められ°Ｃ
いる。
この電離性放射線による電離現象はフィールド絶縁膜の
みでなくゲート絶縁膜或いはシリコン基板の内部でもお
こる。すなわち、−ゲート絶縁膜は多量の電子−正孔対
を発生して正に帯電しＮチャネル形の場合であればその
ゲートしきい値電圧ＶＴを実質的に低め、また、Ｐチャ
ネル形であれば逆に高めるような現職をおこす。特にシ
リコン基板の内部にダメージが発生すると電荷発生中心
と共に再績合中心ができ電子を消滅せしめるよう作用す
るので、バイポーラ・トランジスタの場合ではリーク電
流の増大と共ｅζエミッタ接地増幅率βの値も低下して
行く現象を生じる。
みでなくゲート絶縁膜或いはシリコン基板の内部でもお
こる。すなわち、−ゲート絶縁膜は多量の電子−正孔対
を発生して正に帯電しＮチャネル形の場合であればその
ゲートしきい値電圧ＶＴを実質的に低め、また、Ｐチャ
ネル形であれば逆に高めるような現職をおこす。特にシ
リコン基板の内部にダメージが発生すると電荷発生中心
と共に再績合中心ができ電子を消滅せしめるよう作用す
るので、バイポーラ・トランジスタの場合ではリーク電
流の増大と共ｅζエミッタ接地増幅率βの値も低下して
行く現象を生じる。
最近の技術動向によればゲート絶縁膜の膜厚はますます
薄膜化の傾向を強めているので、フィールド・プレート
絶縁法による効果と相俟ってゲート絶縁膜およびフィー
ルド絶縁膜の放射線耐量は一応強化される。しかし、こ
のフィールド・プレート絶縁法による放射線耐量の強化
手段は半導体装置の構造を複雑化するので製造技術上や
や難があるのみならずシリコン基板内部に生じる電離現
象の防止には全く効果をあげることができない。
薄膜化の傾向を強めているので、フィールド・プレート
絶縁法による効果と相俟ってゲート絶縁膜およびフィー
ルド絶縁膜の放射線耐量は一応強化される。しかし、こ
のフィールド・プレート絶縁法による放射線耐量の強化
手段は半導体装置の構造を複雑化するので製造技術上や
や難があるのみならずシリコン基板内部に生じる電離現
象の防止には全く効果をあげることができない。
加えて、フィールド絶縁膜の膜厚を実質的に極限まで薄
膜化するので、むしろシリコン基板内部における電離現
象の発生を一層助長するよう作用する。
膜化するので、むしろシリコン基板内部における電離現
象の発生を一層助長するよう作用する。
本発明の目的は、上記の情況に鑑み、シリコン基板の内
部を含む全ての電離現象の発生に基づく特性劣化の問題
点を効果的に解決できる放射線耐量強化手段を備えた半
導体装置を提供することである。
部を含む全ての電離現象の発生に基づく特性劣化の問題
点を効果的に解決できる放射線耐量強化手段を備えた半
導体装置を提供することである。
本発明の半導体装置は、半導体基板と、前記半導体基板
上に形成される半導体素子活性化領域と、前記半導体基
板内に埋設される加熱用埋込み抵抗層と、前記加熱用埋
込み抵抗層に常時電流を通ずる電源端子とを備えること
を含む。
上に形成される半導体素子活性化領域と、前記半導体基
板内に埋設される加熱用埋込み抵抗層と、前記加熱用埋
込み抵抗層に常時電流を通ずる電源端子とを備えること
を含む。
ｔｉ、前記加熱用埋込み抵抗層とこれに電流を通ずる電
源電位の一つとの間に挿入される厚膜ゲート絶縁膜のＮ
チャネル形電界効果トランジスタを合わせ備えることを
含む。
源電位の一つとの間に挿入される厚膜ゲート絶縁膜のＮ
チャネル形電界効果トランジスタを合わせ備えることを
含む。
すなわち、本発明によれば、半導体基板の内部には加熱
用埋込み抵抗層が埋設され常時または電離性放射線の影
響を受けた際これに電流を通じ基板全体を動作保証温度
以下（例えば１００℃）Ｋ温めるよう構成される。
用埋込み抵抗層が埋設され常時または電離性放射線の影
響を受けた際これに電流を通じ基板全体を動作保証温度
以下（例えば１００℃）Ｋ温めるよう構成される。
この発熱用埋込み抵抗層による加熱は半導体基板に対す
るアニール効果として働き、電離性放射線によるダメー
ジを回復せしめるよう作用する。
るアニール効果として働き、電離性放射線によるダメー
ジを回復せしめるよう作用する。
一般にトータルドーズと呼ばれるこの電離現象による特
性の劣化は通常の室温放置によっても回復する傾向をも
つが基板温度をあげた場合さらに顕著となる。従って、
このように基板温度をあげた場合では放射線による劣化
が進む一方ではアニール効果による回復も同時進行する
こととなるので両者のバランスによシ半導体装置の放射
線耐量はシリコン基板内部を含め包括的に強化される。
性の劣化は通常の室温放置によっても回復する傾向をも
つが基板温度をあげた場合さらに顕著となる。従って、
このように基板温度をあげた場合では放射線による劣化
が進む一方ではアニール効果による回復も同時進行する
こととなるので両者のバランスによシ半導体装置の放射
線耐量はシリコン基板内部を含め包括的に強化される。
以下図面を参照して本発明の詳細な説明する。
第１図は本発明の一実施例を示す半導体装置の断面図で
ある。本実施例は、Ｐ型シリコン基板１と、厚膜フィー
ルド絶縁膜２と、基板ｌ上に形成された一つのＮチャネ
ル形電界効果トランジスタ素子３と、基板１の内部に埋
設された加熱用の埋込み抵抗層４と、ｎ 拡散層５およ
び６を介し加熱用の埋込み抵抗層４に電流工を常時通ず
る電源端子７および８をそれぞれ含む。ζこで、ｖＣＣ
およびＥは電源および地気の電位をそれぞれ示している
。
ある。本実施例は、Ｐ型シリコン基板１と、厚膜フィー
ルド絶縁膜２と、基板ｌ上に形成された一つのＮチャネ
ル形電界効果トランジスタ素子３と、基板１の内部に埋
設された加熱用の埋込み抵抗層４と、ｎ 拡散層５およ
び６を介し加熱用の埋込み抵抗層４に電流工を常時通ず
る電源端子７および８をそれぞれ含む。ζこで、ｖＣＣ
およびＥは電源および地気の電位をそれぞれ示している
。
本実施例によれば、Ｐ形シリコン基板１はその内部に隅
まなく埋設された（特に図示しない）加熱用の埋込み抵
抗層４により常時内部から加熱される。この実施例では
加熱用の埋込み抵抗層４の比抵抗ρを適宜選択すると基
板温度を例えば１００℃の動作保証以下の温度に維持す
ることができる。
まなく埋設された（特に図示しない）加熱用の埋込み抵
抗層４により常時内部から加熱される。この実施例では
加熱用の埋込み抵抗層４の比抵抗ρを適宜選択すると基
板温度を例えば１００℃の動作保証以下の温度に維持す
ることができる。
すなわち、半導体装置としての動作に支障を与えること
なく基板１全体を比較的低温のアニール状態に設定する
ことができる。従って、この半導体装置が人工衛星に搭
載された場合を考えると放射線による特性の劣化とそれ
に対するアニール効果とが同時進行の形でおこる。この
場合、このアニール効果は厚膜フィールド絶縁膜４内に
生じる電離現象によるものは勿論、基板１の内部におけ
るダメージに対してもきわめて有効に働き、電離性放射
線の照射による特性劣化の進行は包括的に阻止さｎる。
なく基板１全体を比較的低温のアニール状態に設定する
ことができる。従って、この半導体装置が人工衛星に搭
載された場合を考えると放射線による特性の劣化とそれ
に対するアニール効果とが同時進行の形でおこる。この
場合、このアニール効果は厚膜フィールド絶縁膜４内に
生じる電離現象によるものは勿論、基板１の内部におけ
るダメージに対してもきわめて有効に働き、電離性放射
線の照射による特性劣化の進行は包括的に阻止さｎる。
すなわち、放射線耐量は著るしく強化される。
第２図は本発明の他の実施例を示す半導体装置の断面図
である。本実施例では加熱用の埋込み抵抗層４と電源電
位Ｖｃｃとの間に厚膜のゲート絶縁膜を備えるＮチャネ
ル形電界効果トランジスタ９が挿入される。ここで１０
はＮチャネル形電界効果トランジスタ９のドレインとｎ
拡散層５とを結ぶ接続導体を示し、その他の符号は第
１図との共通部分をそれぞれ示している。
である。本実施例では加熱用の埋込み抵抗層４と電源電
位Ｖｃｃとの間に厚膜のゲート絶縁膜を備えるＮチャネ
ル形電界効果トランジスタ９が挿入される。ここで１０
はＮチャネル形電界効果トランジスタ９のドレインとｎ
拡散層５とを結ぶ接続導体を示し、その他の符号は第
１図との共通部分をそれぞれ示している。
本実施例によれば、加熱用の埋込み抵抗層４によるシリ
コン基板１のアニール状態の設定は挿入されたＮチャネ
ル形電界効果トランジスタ９の導通と共に開始される。
コン基板１のアニール状態の設定は挿入されたＮチャネ
ル形電界効果トランジスタ９の導通と共に開始される。
このトランジスタ９のゲート絶縁膜は通常のものより厚
膜（例えばフィールド絶縁膜２と同一）に形成されてい
るので常時は非導通状態にある。しかし、この厚膜のゲ
ート絶縁膜は強い電離性放射線が照射する環境では直ち
に電離現象をおこしそのゲートしきい値電圧Ｖ？を低下
させ、また、基板１との境界面をｎ形化するよう作用し
てトランジスタ９を導通状態に置くよう機能する。すな
わち、この環境ではトランジスタ９が言わばスイッチ回
路の役目を果たし半導体装置の特性劣化が始まると同時
にシリコン基板１をアニール状態に設定することができ
る。従って、ゲート膜厚をフィールド絶縁膜２の膜厚と
等しいかまたはそれ以上に設定すると、少ない消費電力
で所期の目的を達せしめることができる。
膜（例えばフィールド絶縁膜２と同一）に形成されてい
るので常時は非導通状態にある。しかし、この厚膜のゲ
ート絶縁膜は強い電離性放射線が照射する環境では直ち
に電離現象をおこしそのゲートしきい値電圧Ｖ？を低下
させ、また、基板１との境界面をｎ形化するよう作用し
てトランジスタ９を導通状態に置くよう機能する。すな
わち、この環境ではトランジスタ９が言わばスイッチ回
路の役目を果たし半導体装置の特性劣化が始まると同時
にシリコン基板１をアニール状態に設定することができ
る。従って、ゲート膜厚をフィールド絶縁膜２の膜厚と
等しいかまたはそれ以上に設定すると、少ない消費電力
で所期の目的を達せしめることができる。
本実施例では半導体装置が一つのＮチャネル形電界効果
トランジスタ３を含む場合を示したが勿論これは単なる
例示であって０ＭＯ８その他のあらゆる素子活性化領域
が形成されていてもよい。また、フィールド絶縁膜２が
所謂ＬＯＣＯ８構造をとる場合を示したが、これを０．
０１〜０．１μｍ程度にまで薄膜化し従来のフィールド
・プレート絶縁法と共に実施することも可能である。こ
の場合には両者の効果は相乗され半導体装置の放射性耐
量をより一層強化することができる。
トランジスタ３を含む場合を示したが勿論これは単なる
例示であって０ＭＯ８その他のあらゆる素子活性化領域
が形成されていてもよい。また、フィールド絶縁膜２が
所謂ＬＯＣＯ８構造をとる場合を示したが、これを０．
０１〜０．１μｍ程度にまで薄膜化し従来のフィールド
・プレート絶縁法と共に実施することも可能である。こ
の場合には両者の効果は相乗され半導体装置の放射性耐
量をより一層強化することができる。
以上詳細に説明したように、本発明によれば、′ＷＩＬ
離性放射鞠の照射による半導体装置の特性劣化をアニー
ル効果によりシリコン基板内部から回復せしめ得るので
基板内部のダメージに対するものを含め全ての電離現象
の発生に基づく特性劣化の問題点を有効に解決し得る。
離性放射鞠の照射による半導体装置の特性劣化をアニー
ル効果によりシリコン基板内部から回復せしめ得るので
基板内部のダメージに対するものを含め全ての電離現象
の発生に基づく特性劣化の問題点を有効に解決し得る。
すなわち電離性放射巌照射環境における放射線耐量を著
しく強化せしめ得る。
しく強化せしめ得る。
第１図は本発明の一実施例を示す半導体装置の断面図、
第２図は本発明の他の実施例を示す半導体装置の断面図
である。 １・・・・・・シリコン基板、２・・・・・・フィール
ド絶縁膜、３・・・・・・Ｎチャネル形電界効果ト２ン
ジスタ素子、４・・・・・・加熱用の埋込み抵抗層、５
，６・・・・・・ｎ 拡散層、７，８・・・・・・電源
端子、９・・・・・・厚膜ゲート絶縁膜のＮチャネル形
電界効果トランジスタ、１０・・・・・・接続導体、■
・・・・・・電流。 代理人 弁理士 内 原 晋 ゛ ・稿Ｉ囚
第２図は本発明の他の実施例を示す半導体装置の断面図
である。 １・・・・・・シリコン基板、２・・・・・・フィール
ド絶縁膜、３・・・・・・Ｎチャネル形電界効果ト２ン
ジスタ素子、４・・・・・・加熱用の埋込み抵抗層、５
，６・・・・・・ｎ 拡散層、７，８・・・・・・電源
端子、９・・・・・・厚膜ゲート絶縁膜のＮチャネル形
電界効果トランジスタ、１０・・・・・・接続導体、■
・・・・・・電流。 代理人 弁理士 内 原 晋 ゛ ・稿Ｉ囚
Claims (2)
- （１）半導体基板と、前記半導体基板上に形成される半
導体素子活性化領域と、前記半導体基板内に埋設される
加熱用埋込み抵抗層と、前記加熱用埋込み抵抗層に常時
電流を通ずる電源端子とを備えることを特徴とする半導
体装置。 - （２）半導体基板と、前記半導体基板上に形成される半
導体素子活性化領域と、前記半導体基板内に埋設される
加熱用埋込み抵抗層と、前記加熱用埋込み抵抗層に電流
を通ずる電源端子と、前記加熱用埋込み抵抗層と電源電
位の一つとの間に挿入される厚膜ゲート絶縁膜のＮチャ
ネル形電界効果トランジスタとを備えることを特徴とす
る特許請求の範囲第（１）項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9360486A JPS62248257A (ja) | 1986-04-22 | 1986-04-22 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9360486A JPS62248257A (ja) | 1986-04-22 | 1986-04-22 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62248257A true JPS62248257A (ja) | 1987-10-29 |
Family
ID=14086930
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9360486A Pending JPS62248257A (ja) | 1986-04-22 | 1986-04-22 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62248257A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5869856A (en) * | 1995-12-25 | 1999-02-09 | Nec Corporation | Field effect transistor |
-
1986
- 1986-04-22 JP JP9360486A patent/JPS62248257A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5869856A (en) * | 1995-12-25 | 1999-02-09 | Nec Corporation | Field effect transistor |
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