JPS62249247A - 記憶制御装置 - Google Patents
記憶制御装置Info
- Publication number
- JPS62249247A JPS62249247A JP9207686A JP9207686A JPS62249247A JP S62249247 A JPS62249247 A JP S62249247A JP 9207686 A JP9207686 A JP 9207686A JP 9207686 A JP9207686 A JP 9207686A JP S62249247 A JPS62249247 A JP S62249247A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔ＰＲ業上の利用分野〕
本発明は、記憶制御装置に係り、特に記ｔｔ装置への畜
込みが記憶装置の同一アドレスに集中したときに好適な
記憶制御装置に関する。
込みが記憶装置の同一アドレスに集中したときに好適な
記憶制御装置に関する。
従来の４ｆｃＩＩｃは、％ａ ５９−２０１６６８号公
報に８［［の様に、＠算処！ｆ：直があらかじめ記憶装
置の１回の書込み幅内の連続したアドレスに沓込み要求
を出すことを認識して記憶装置に曹込み要求を当てとき
に憂込みの連続ａの情報を付ヵΩする方式となっていた
。
報に８［［の様に、＠算処！ｆ：直があらかじめ記憶装
置の１回の書込み幅内の連続したアドレスに沓込み要求
を出すことを認識して記憶装置に曹込み要求を当てとき
に憂込みの連続ａの情報を付ヵΩする方式となっていた
。
そのため、＃組方式では１つの命令あるいは処理で多量
のデータを記憶装置の１回の醤込み幅に連続に書込みを
行なう場合には有効であるが、記Ｗ、装置の１回の簀込
み幅内のデータを記憶装置に書込む命令が慎欽個連続し
、かつその各々の命令の優込みアドレスが連続する場合
については配慮されていなかった。
のデータを記憶装置の１回の醤込み幅に連続に書込みを
行なう場合には有効であるが、記Ｗ、装置の１回の簀込
み幅内のデータを記憶装置に書込む命令が慎欽個連続し
、かつその各々の命令の優込みアドレスが連続する場合
については配慮されていなかった。
本発明の目的は、記憶装置への畜込み要求がありたとき
後続の斎込み要求も同時に処理する記憶制御装置を提供
することにある。
後続の斎込み要求も同時に処理する記憶制御装置を提供
することにある。
記憶装置の読み優きに対する速度は一般的に使用される
部位で決定される。電子計ＪＬ器では、高速小容菫のバ
ッファ記憶装置とそれよりも遅く大容量の生起ｔｔ装置
が便わｈるのが一般的である。
部位で決定される。電子計ＪＬ器では、高速小容菫のバ
ッファ記憶装置とそれよりも遅く大容量の生起ｔｔ装置
が便わｈるのが一般的である。
しかし、畳込み要求が連続すると主記憶装置の性能か見
逃せなくなってくる。かといって、主記憶４Ｇ［を高速
Ｋｊれば大容量のため高価な物となってしまうためいろ
いろと解決策が出ている。その１つが、主記憶のインタ
リーブ数を壇や丁ことである。しかし、この方式でも同
一バンクへ書込みが集中すれば効果が博れてくる。本発
明では特に、このような同一バンクへの壷込みでも、同
一アドレスであわば複数個の書込み要求を同時に処理す
ることにより、性能低下を招かない事を特徴とするもの
である。
逃せなくなってくる。かといって、主記憶４Ｇ［を高速
Ｋｊれば大容量のため高価な物となってしまうためいろ
いろと解決策が出ている。その１つが、主記憶のインタ
リーブ数を壇や丁ことである。しかし、この方式でも同
一バンクへ書込みが集中すれば効果が博れてくる。本発
明では特に、このような同一バンクへの壷込みでも、同
一アドレスであわば複数個の書込み要求を同時に処理す
ることにより、性能低下を招かない事を特徴とするもの
である。
記憶装置に対し書込み要求が連続するケースで記憶装置
に対する畜込み要求を軽減する。
に対する畜込み要求を軽減する。
〔実施例〕
第２図は従来の記憶制御装置の例を示すプロ１り図、第
１図は本発明の紀道制＃１装置の一実施例のブロック図
である。
１図は本発明の紀道制＃１装置の一実施例のブロック図
である。
第２図にもどり、記憶装置にデータを暮込むために心安
な、書込みフラグ（優込みデータの各バイトに対応し、
対応するバイト位置が曹込みの対象となる。） １０１
，１０４、書込みアドレスレジスタ１０２ 、１０５、
着込みデータレジスタ１０５ 、１０６の２組を待つブ
ロック図である。
な、書込みフラグ（優込みデータの各バイトに対応し、
対応するバイト位置が曹込みの対象となる。） １０１
，１０４、書込みアドレスレジスタ１０２ 、１０５、
着込みデータレジスタ１０５ 、１０６の２組を待つブ
ロック図である。
演算ユニット（図示せず）から送られて来た書込みフラ
グ、アドレスとデータを１０１から１０５にセットし、
記憶装置（図示せず）に対し誓込みが可能となったとき
、記ｔｌｌｉＩ装置用誓込みフラグレジスタ１０８、ア
ドレスレジスタ１０９、データレジスタ１１０へそれぞ
れセットし、記憶装置に対し誓込み要求を発行する。
グ、アドレスとデータを１０１から１０５にセットし、
記憶装置（図示せず）に対し誓込みが可能となったとき
、記ｔｌｌｉＩ装置用誓込みフラグレジスタ１０８、ア
ドレスレジスタ１０９、データレジスタ１１０へそれぞ
れセットし、記憶装置に対し誓込み要求を発行する。
本実施例では、誉込みのバッファレジスタ評（１０１〜
１０６）は、２組川意されており、記憶装置が例んらか
の安置により誉込み要求が受けつけら幻な（とも２つま
での曹込み要求をスタックできる構成となっている。ｌ
Ｗ配２Ｍｉの書込みバッファレジスタ１（１０１〜１０
６）は交互に使用する構３ｈとなっている。
１０６）は、２組川意されており、記憶装置が例んらか
の安置により誉込み要求が受けつけら幻な（とも２つま
での曹込み要求をスタックできる構成となっている。ｌ
Ｗ配２Ｍｉの書込みバッファレジスタ１（１０１〜１０
６）は交互に使用する構３ｈとなっている。
第１図は本発明の記憶制御装置の一実施例であり、第２
図との相違点は、畳込みアドレスレジスタ１０２と１０
５の比較回路２２０と記憶装置用データレジスタ１１０
の入力セレクタ回路２２１である。第１図において、遡
富の動作は第２囚の説明とほぼ同一であるので異なる動
作のみ以下説明する。
図との相違点は、畳込みアドレスレジスタ１０２と１０
５の比較回路２２０と記憶装置用データレジスタ１１０
の入力セレクタ回路２２１である。第１図において、遡
富の動作は第２囚の説明とほぼ同一であるので異なる動
作のみ以下説明する。
第１図において、１回目の書込み要求は、書込み安水バ
ッファレジスタ群１０１〜１０５にセットされる。＃記
１回目の誓込み要求が何んらかの安置乞″′より記ｗ、
＆直が受けつけらねない状態がつづきその間に２回目の
書込み要求が発行され、碍込み費求バクファレジスタ肝
１０４〜１０６に゛セットされたとき、アドレス比較回
路２２０で１回目と後続の２回目の誉込み要求アドレス
が比較さね、その比較において不一致が検出されたなら
ば通常の動作と同じく、１回目の簀込み要求が記憶装ｒ
！を側で受つけら曾てかも２回目の優込み要求が記憶装
置に対して発行される。
ッファレジスタ群１０１〜１０５にセットされる。＃記
１回目の誓込み要求が何んらかの安置乞″′より記ｗ、
＆直が受けつけらねない状態がつづきその間に２回目の
書込み要求が発行され、碍込み費求バクファレジスタ肝
１０４〜１０６に゛セットされたとき、アドレス比較回
路２２０で１回目と後続の２回目の誉込み要求アドレス
が比較さね、その比較において不一致が検出されたなら
ば通常の動作と同じく、１回目の簀込み要求が記憶装ｒ
！を側で受つけら曾てかも２回目の優込み要求が記憶装
置に対して発行される。
しかし、アドレスの比較において一致が検出されたなら
ば、１回目の齋込みデータと２回目の書込みデータをマ
ージすることにより、２回の書込み要求を１回の書込み
要求に変え、記憶装置に対する負荷を軽減させることが
できる。
ば、１回目の齋込みデータと２回目の書込みデータをマ
ージすることにより、２回の書込み要求を１回の書込み
要求に変え、記憶装置に対する負荷を軽減させることが
できる。
前記のデータのマージは、後続の書込み要求の曹込みフ
ラグに従がい、後続の書込みデータレジスタの内容をセ
ットする。第５図はその概念図である。１回目の曹込み
フラグが、前半４バイトのデータの書込みを指示し、後
続の２回目の書込みフラグが後半６バイトのデータの書
込みを指示している例である。この例では、１回目の書
込みデータの後半６バイトが２回目の書込みデータの後
半６バイトに変わり、畜込みフラグレジスタ１０８は、
１回目の書込みフラグレジスタ１０１と後続の２回目の
書込みフラグレジスタ１０４の論理和となり、この例で
はすべてのバイトにフラグが立ち２回のパーシャルライ
トから１回のフルライトに変わる。
ラグに従がい、後続の書込みデータレジスタの内容をセ
ットする。第５図はその概念図である。１回目の曹込み
フラグが、前半４バイトのデータの書込みを指示し、後
続の２回目の書込みフラグが後半６バイトのデータの書
込みを指示している例である。この例では、１回目の書
込みデータの後半６バイトが２回目の書込みデータの後
半６バイトに変わり、畜込みフラグレジスタ１０８は、
１回目の書込みフラグレジスタ１０１と後続の２回目の
書込みフラグレジスタ１０４の論理和となり、この例で
はすべてのバイトにフラグが立ち２回のパーシャルライ
トから１回のフルライトに変わる。
本発明によれば、記憶装置に対し誓込み要求が連続する
ケースでは記憶装置に対する書込み要求が軽減さｈるこ
とになり、記憶装置のスルーブツトか向上するという効
果がある。
ケースでは記憶装置に対する書込み要求が軽減さｈるこ
とになり、記憶装置のスルーブツトか向上するという効
果がある。
第１図は本発明の一実施例の記憶制御装置のブロック図
、第２図は従来の記憶制御装置のブロック図、第６図は
本発明のデータのマージの概念図である。 １０１．１０４・・・書込みフラグレジスタ１０２．１
０５・・・膏込みアドレスレジスタｉｏ６．ｉｏ６・・
・書込みデータレジスタ２２０・−・アドレス比較器
、第２図は従来の記憶制御装置のブロック図、第６図は
本発明のデータのマージの概念図である。 １０１．１０４・・・書込みフラグレジスタ１０２．１
０５・・・膏込みアドレスレジスタｉｏ６．ｉｏ６・・
・書込みデータレジスタ２２０・−・アドレス比較器
Claims (1)
- １、記憶装置にデータを書込むためのアドレスレジスタ
とデータレジスタを２組以上有し、前記アドレスレジス
タ同士を比較する比較器を具備する記憶制御装置におい
て、前記記憶装置に対し書込み要求が待たされ、かつ書
込み要求が２つ以上待たされているとき、待たされてい
る書込み要求が前記比較器において２つ以上一致を検出
したとき、一致した２つ以上の書込み要求を１つの書込
み要求とすることを特徴とする記憶制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9207686A JPS62249247A (ja) | 1986-04-23 | 1986-04-23 | 記憶制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9207686A JPS62249247A (ja) | 1986-04-23 | 1986-04-23 | 記憶制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62249247A true JPS62249247A (ja) | 1987-10-30 |
Family
ID=14044359
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9207686A Pending JPS62249247A (ja) | 1986-04-23 | 1986-04-23 | 記憶制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62249247A (ja) |
-
1986
- 1986-04-23 JP JP9207686A patent/JPS62249247A/ja active Pending
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