JPS6180339A - メモリアクセス制御方式 - Google Patents
メモリアクセス制御方式Info
- Publication number
- JPS6180339A JPS6180339A JP59201303A JP20130384A JPS6180339A JP S6180339 A JPS6180339 A JP S6180339A JP 59201303 A JP59201303 A JP 59201303A JP 20130384 A JP20130384 A JP 20130384A JP S6180339 A JPS6180339 A JP S6180339A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- address
- memory bank
- bank
- banks
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Record Information Processing For Printing (AREA)
- Memory System (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、複数のメモリバンクに分割され、２次元のア
ドレスによって管理されるメモリに対するアクセス制御
方式に関する。
ドレスによって管理されるメモリに対するアクセス制御
方式に関する。
図形等の２次元印刷を行うプリンタでは、印刷データは
出力する順番に与えられるのではなく、送られてきたデ
ータをページ内の任意の場所へ出力する。従って、この
ようなプリンタの制御装置は、用紙対応のメモリを備え
、出力ページと対応する任意の位置にドラ］・パターン
を展開する構成をとる。この用紙対応のメモリは、用紙
上の物理的座標と対応させるため２次元のアドレス（Ｘ
。
出力する順番に与えられるのではなく、送られてきたデ
ータをページ内の任意の場所へ出力する。従って、この
ようなプリンタの制御装置は、用紙対応のメモリを備え
、出力ページと対応する任意の位置にドラ］・パターン
を展開する構成をとる。この用紙対応のメモリは、用紙
上の物理的座標と対応させるため２次元のアドレス（Ｘ
。
■アドレス）によって管理される。
このような印刷制御装置においては、あるページの出力
中に次のページを作成する方式を一般に採用するため、
用紙対応のメモリを２ページ分備えているのが怜通であ
る。このような場合、１ページ出力中に、次の１ページ
の作成を完了しないと、プリンタを停止させてし、まう
ことになるため。
中に次のページを作成する方式を一般に採用するため、
用紙対応のメモリを２ページ分備えているのが怜通であ
る。このような場合、１ページ出力中に、次の１ページ
の作成を完了しないと、プリンタを停止させてし、まう
ことになるため。
高速のメモリアクセスを実行できるようにする必要があ
る。そこで、メモリを２つ以−）ｍのバンクに分け、複
数のメモリバンクを同時にアクセスできるような方式を
一般に採用する。
る。そこで、メモリを２つ以−）ｍのバンクに分け、複
数のメモリバンクを同時にアクセスできるような方式を
一般に採用する。
特公昭５２−３１６９２号報には１印刷データを蓄える
ための２次元アドレスによって管理されるメモリを、２
つのメモリバンクに分割し、Ｘアドレスの下位１ビツト
によってメモリバングの切り換えを行うようにした印刷
制御装置が開示されている。二の場合、Ｘアドレスおよ
びＸアドレスとメモリバンクとの対応は第４図に示すよ
うになる。
ための２次元アドレスによって管理されるメモリを、２
つのメモリバンクに分割し、Ｘアドレスの下位１ビツト
によってメモリバングの切り換えを行うようにした印刷
制御装置が開示されている。二の場合、Ｘアドレスおよ
びＸアドレスとメモリバンクとの対応は第４図に示すよ
うになる。
さて、このようなメモリに文字卿位で文字パターンを展
開する場合、第５図に示すように文字の上のラインから
下のラインに向かって順にドツトパターンを展開し・て
行く。同様に、第６図に示すような縦線を展開する場合
も、上のラインから下のラインに向かって順に展開する
。つまり、文字や縦線を展開する場合には、Ｘアドレス
を固定した状態で、Ｘアドレスを順次更新しながらメモ
リをアクセスすることになり、一方のメモリバンク（第
５図および第６図ではメモリバンク０）にメモリリクエ
ストが集中する。
開する場合、第５図に示すように文字の上のラインから
下のラインに向かって順にドツトパターンを展開し・て
行く。同様に、第６図に示すような縦線を展開する場合
も、上のラインから下のラインに向かって順に展開する
。つまり、文字や縦線を展開する場合には、Ｘアドレス
を固定した状態で、Ｘアドレスを順次更新しながらメモ
リをアクセスすることになり、一方のメモリバンク（第
５図および第６図ではメモリバンク０）にメモリリクエ
ストが集中する。
第７図は１以上に説明し・た従来の印刷制御装置におい
て、Ｘアドレスを更新した場合とＸアドレスを更新した
場合の各メモリバンクに対するアクセスの様子を示すタ
イムチャートである。この図からも明らかなように、Ｘ
アドレスが固定され、）アドレスだけが更新される場合
には、一方のメモリバンクだけが連続的にアクセスされ
てし、まうたぬ、２つのメモリバンクに分割したにもか
かわらず、全体としてのメモリアクセス時間はバンク分
割を採用しない場合と殆ど変わらない。
て、Ｘアドレスを更新した場合とＸアドレスを更新した
場合の各メモリバンクに対するアクセスの様子を示すタ
イムチャートである。この図からも明らかなように、Ｘ
アドレスが固定され、）アドレスだけが更新される場合
には、一方のメモリバンクだけが連続的にアクセスされ
てし、まうたぬ、２つのメモリバンクに分割したにもか
かわらず、全体としてのメモリアクセス時間はバンク分
割を採用しない場合と殆ど変わらない。
上記のような問題に対処するために、Ｘアドレスによっ
てメモリバンクの切り換えを行うように変更することも
考えられる。し、かし１、横線等を展開する場合には、
Ｘアドレスが固定され、Ｘアドレスだけが連続して更新
されるため、やはり一方のメモリバンクにアクセスが年
中り、でしまい、何等問題の解決にはならない。
てメモリバンクの切り換えを行うように変更することも
考えられる。し、かし１、横線等を展開する場合には、
Ｘアドレスが固定され、Ｘアドレスだけが連続して更新
されるため、やはり一方のメモリバンクにアクセスが年
中り、でしまい、何等問題の解決にはならない。
本発明の目的は、印刷制御装置に設けられているような
２次元アドレスによって管理され、かつ２つ以上のメモ
リバンクに分割されたメモリを。
２次元アドレスによって管理され、かつ２つ以上のメモ
リバンクに分割されたメモリを。
従来よりも効率よく使用するためのメモリアクセス制御
方式を提供することにある。
方式を提供することにある。
３一
本発明はＸ、Ｘアドレスの何れが一方が変更されるたび
に、メモリバンクの切り換えを行うことにより、一方の
アドレスが固定された場合でも。
に、メモリバンクの切り換えを行うことにより、一方の
アドレスが固定された場合でも。
複数のメモリバンクにアクセスを分散させるようにして
、メモリアクセス時間の短縮即ち一定時間内に可能なメ
モリアクセス回数の増加を図るものである。
、メモリアクセス時間の短縮即ち一定時間内に可能なメ
モリアクセス回数の増加を図るものである。
より具体的に説明すれば、２次元アドレスで管理される
メモリを２つのメモリバンクに分割した場合、各メモリ
バンクとＸアドレスおよびＸアドレスとを第１図に示す
ように関係付ける。このようなメモリバンクの切り換え
制御は１例えば■Ｘアドレスが偶数がＸアドレスが偶数
のときはメモリバンク０を選択し、■Ｘアドレスが偶数
でＸアドレスが奇数のときはメモリバンクｌを選択し、
■Ｘアドレスが奇数でＸアドレスが偶数のときはメモリ
バンク１を選択し、■Ｘアドレスが奇数でＸアドレスが
奇数のときはメモリバンク０を選択するようなバンク切
り換え制御手段を設けることによって容易に実現できる
。
メモリを２つのメモリバンクに分割した場合、各メモリ
バンクとＸアドレスおよびＸアドレスとを第１図に示す
ように関係付ける。このようなメモリバンクの切り換え
制御は１例えば■Ｘアドレスが偶数がＸアドレスが偶数
のときはメモリバンク０を選択し、■Ｘアドレスが偶数
でＸアドレスが奇数のときはメモリバンクｌを選択し、
■Ｘアドレスが奇数でＸアドレスが偶数のときはメモリ
バンク１を選択し、■Ｘアドレスが奇数でＸアドレスが
奇数のときはメモリバンク０を選択するようなバンク切
り換え制御手段を設けることによって容易に実現できる
。
以下 図面を参照し、て本発明の一実施例を説明する。
第２図は本発明の一実施例を示すブロック図である。こ
の図において、１０はホスト側チャネル装置、１１は印
刷制御装置、１２はプリンタである。印刷データの流れ
を説明すると、チャネル装置ｌＯから印刷制御装置１１
へ送られた印刷データは、印刷制御装置１１内の中間バ
ッファ１３に取り込まれる。この印刷データは、データ
加工プロセサ１４内のデータ加工部１６によりドツトパ
ターンに展開され、フルドラ１−メモリ１５へ書き込ま
れる。このフルドツトメモリ１５は、２ペ一ジ分の出力
ページを格納できるだけの容量を持っており、また２つ
のメモリバンク２２．２３に分割されている。２０およ
び２１は各メモリバンク２２．２３に対する制御部であ
る。フルドツトメモリ１５に作成された出力ページは、
プリンタ１２へ順次送られ印刷されることになる。
の図において、１０はホスト側チャネル装置、１１は印
刷制御装置、１２はプリンタである。印刷データの流れ
を説明すると、チャネル装置ｌＯから印刷制御装置１１
へ送られた印刷データは、印刷制御装置１１内の中間バ
ッファ１３に取り込まれる。この印刷データは、データ
加工プロセサ１４内のデータ加工部１６によりドツトパ
ターンに展開され、フルドラ１−メモリ１５へ書き込ま
れる。このフルドツトメモリ１５は、２ペ一ジ分の出力
ページを格納できるだけの容量を持っており、また２つ
のメモリバンク２２．２３に分割されている。２０およ
び２１は各メモリバンク２２．２３に対する制御部であ
る。フルドツトメモリ１５に作成された出力ページは、
プリンタ１２へ順次送られ印刷されることになる。
データ加工プロセサ１４は、フルドットメモリ１５のア
ドレスを、用紙対応にＸアドレスとＸアドレスからなる
２次元のアドレスで管理している。
ドレスを、用紙対応にＸアドレスとＸアドレスからなる
２次元のアドレスで管理している。
１７はＹア１くレスレジスタであり、１８はＸアドレス
！ノジスタである。２４は排他的論理和ゲートであり、
ゲーｈ２５，２６とともにフルドツトメモリ１５のメモ
リバンク切り換え制御を行うための回路を構成し、てい
る。Ｘアドレスレジスタ１７の最下位ビットｙとＸアド
レスレジスタ１８の最下位ピッｌ−ｘは排他的論理和ゲ
ート２４に入力され、この排他的論理和ゲート２４の出
力はゲート２５．２６の一方の入力にそれぞれケえられ
る。
！ノジスタである。２４は排他的論理和ゲートであり、
ゲーｈ２５，２６とともにフルドツトメモリ１５のメモ
リバンク切り換え制御を行うための回路を構成し、てい
る。Ｘアドレスレジスタ１７の最下位ビットｙとＸアド
レスレジスタ１８の最下位ピッｌ−ｘは排他的論理和ゲ
ート２４に入力され、この排他的論理和ゲート２４の出
力はゲート２５．２６の一方の入力にそれぞれケえられ
る。
１９はフルドラ１−メモリ１５に対するリクエストが発
生した時にセットされるラッチである。このラット１９
の出力はゲート２５．２６の他方の入力にそれぞれ与え
られる。ゲート２５．２６の出力は、それぞれメモリバ
ンク２２．２３に対するリクエスト信号として制御部２
０．２１に入力される。
生した時にセットされるラッチである。このラット１９
の出力はゲート２５．２６の他方の入力にそれぞれ与え
られる。ゲート２５．２６の出力は、それぞれメモリバ
ンク２２．２３に対するリクエスト信号として制御部２
０．２１に入力される。
このような構成であるから、ラッチ１９の出力が１の場
合。
合。
（ｒ） ｙ ＝ Ｏ、ｘ、 ＝ ０のときはゲート２
５の出力がオンし７．フルドラ１〜メモリ１５のメモリ
バンク２２がアクセスさ第１、 ｆｇ＋ ｙ ＝ Ｏ、ｘ ＝ Ｉのときはゲー１〜２
６の出力がオンし・、メモリバンク２３がアクセスされ
、■ ｙ＝ｌ、ｘ＝ｏのときけゲー１へ２６の出力がオ
ンし７、メモリバンク２３がアクセスされ、イ）ｙ＝Ｉ
、ｘ＝１のときはケート２５の出力がオンし、メモリバ
ンク２２がアクセスされる。
５の出力がオンし７．フルドラ１〜メモリ１５のメモリ
バンク２２がアクセスさ第１、 ｆｇ＋ ｙ ＝ Ｏ、ｘ ＝ Ｉのときはゲー１〜２
６の出力がオンし・、メモリバンク２３がアクセスされ
、■ ｙ＝ｌ、ｘ＝ｏのときけゲー１へ２６の出力がオ
ンし７、メモリバンク２３がアクセスされ、イ）ｙ＝Ｉ
、ｘ＝１のときはケート２５の出力がオンし、メモリバ
ンク２２がアクセスされる。
即ち、メモリバンク２２．２３とＸ、Ｘアドレスは第１
図に示すように対応付けられ、Ｘアドレスだけを更新し
・た場合でもＸアドレスだけを更新し７た場合でも、第
３図のタイムチャートに示すように、２つのメモリバン
クが交互にアクセスされるようになる。従って、第５図
および第６図に示すようなドツトパターンを展開し、た
り、また横線のドツトパターンを展開し、たりする場合
のように、ＸアドレスまたけＸアドレスを固定し１、他
方のアドレスだけを連続的に更新しても、一方のメモリ
バンクだけにアクセスが年中することがなくなり。
図に示すように対応付けられ、Ｘアドレスだけを更新し
・た場合でもＸアドレスだけを更新し７た場合でも、第
３図のタイムチャートに示すように、２つのメモリバン
クが交互にアクセスされるようになる。従って、第５図
および第６図に示すようなドツトパターンを展開し、た
り、また横線のドツトパターンを展開し、たりする場合
のように、ＸアドレスまたけＸアドレスを固定し１、他
方のアドレスだけを連続的に更新しても、一方のメモリ
バンクだけにアクセスが年中することがなくなり。
メモリアクセス時間を従来よりも短縮し、一定時間内に
可能なメモリアクセス回数を増加させることができる。
可能なメモリアクセス回数を増加させることができる。
前述の従来方式より、フルドラ１〜メモリ１５の使用効
率を約２倍に上げ得る。
率を約２倍に上げ得る。
以」二、２つのメモリバンクに分割し、たメモリの場合
について説明したが、３つ以上のメモリバンクに分割し
たメモリの場合にも本発明を同様に適用できる。また１
本発明は印刷制御装置内のフルドツトメモリに限らず、
２次元アドレスによって管理され、複数のメモリバンク
に分割されたメモリのアクセス制御に同様に適用できる
。
について説明したが、３つ以上のメモリバンクに分割し
たメモリの場合にも本発明を同様に適用できる。また１
本発明は印刷制御装置内のフルドツトメモリに限らず、
２次元アドレスによって管理され、複数のメモリバンク
に分割されたメモリのアクセス制御に同様に適用できる
。
以上の説明から明らかなように１本発明によれば、印刷
制御装置内のフルドツトメモリのように、２次元のアド
レスによって管理され、複数のメモリバンクに分割され
たメモリにおいて、メモリアクセスを複数のメモリバン
クに分散させることができるため、メモリアクセス時間
の短縮および一定内時間に可能なメモリアクセス回数の
増加を図ることができる。
制御装置内のフルドツトメモリのように、２次元のアド
レスによって管理され、複数のメモリバンクに分割され
たメモリにおいて、メモリアクセスを複数のメモリバン
クに分散させることができるため、メモリアクセス時間
の短縮および一定内時間に可能なメモリアクセス回数の
増加を図ることができる。
第１図は２つのメモリバンクに分割さＡしたメモリに対
して本発明を適用し、た場合における各メモリバンクと
ＸアドレスおよびＸアドレスとの対応関係を示す図、第
２図は本発明の一実施例を示すブロック図、第３図は同
実施例においてＸアドレスだけを更新し、た場合および
Ｘアドレスだけを更新し７た場合の各メモリバンクに対
するアクセスを示すタイムチャー１−１第４図は従来方
式におけるＸア１−レスおよびＹア１ヘレスと各メモリ
バンクとの対応関係を示す図、第５図は文字パターンを
メモリーヒに割り付ける順番を示す図、第６図は縦線を
メモリー１−に割り付ける順番を示す図、第７図は従来
方式においてＸアドレスだけを更新した場合およびＸア
ドレスだけを更新した場合の各メモリバンクに対するア
クセスの様子を示すタイムチャートである。 １０・・チャネル装置、 １１・・印刷制御装置。 １２・・プリンタ、 １３・・・中間バッファ、１４
・データ加工プロセサ、 １５・・・フルドットメモ
リ、 １６・・データ加工部、 １７・・・Ｙアド
レスレジスタ、 １８・・・Ｘアドレスレジスタ、
１９・・・ラッチ、 ２２．２３・・・メモリバン
ク、 ２４・・・排他的論理和ゲート、 ２５゜２
６・・・ゲー１−０ 第１図 第４図 第３図 第７図 第５図 第６図
して本発明を適用し、た場合における各メモリバンクと
ＸアドレスおよびＸアドレスとの対応関係を示す図、第
２図は本発明の一実施例を示すブロック図、第３図は同
実施例においてＸアドレスだけを更新し、た場合および
Ｘアドレスだけを更新し７た場合の各メモリバンクに対
するアクセスを示すタイムチャー１−１第４図は従来方
式におけるＸア１−レスおよびＹア１ヘレスと各メモリ
バンクとの対応関係を示す図、第５図は文字パターンを
メモリーヒに割り付ける順番を示す図、第６図は縦線を
メモリー１−に割り付ける順番を示す図、第７図は従来
方式においてＸアドレスだけを更新した場合およびＸア
ドレスだけを更新した場合の各メモリバンクに対するア
クセスの様子を示すタイムチャートである。 １０・・チャネル装置、 １１・・印刷制御装置。 １２・・プリンタ、 １３・・・中間バッファ、１４
・データ加工プロセサ、 １５・・・フルドットメモ
リ、 １６・・データ加工部、 １７・・・Ｙアド
レスレジスタ、 １８・・・Ｘアドレスレジスタ、
１９・・・ラッチ、 ２２．２３・・・メモリバン
ク、 ２４・・・排他的論理和ゲート、 ２５゜２
６・・・ゲー１−０ 第１図 第４図 第３図 第７図 第５図 第６図
Claims (1)
- （１）複数のメモリバンクに分割され、２次元のアドレ
スによって管理されるメモリを備える装置において、Ｘ
アドレスおよびＹアドレスを入力されるメモリバンク切
り換え制御手段を設け、該手段によりＸアドレスが更新
されるたびにメモリバンクを切り換え、かつＹアドレス
が更新されるたびにメモリバンクを切り換えることを特
徴とするメモリアクセス制御方式。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59201303A JPS6180339A (ja) | 1984-09-26 | 1984-09-26 | メモリアクセス制御方式 |
| US06/766,290 US4752915A (en) | 1984-09-26 | 1985-08-16 | Two dimensionally addressable memory apparatus with bank switching |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59201303A JPS6180339A (ja) | 1984-09-26 | 1984-09-26 | メモリアクセス制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6180339A true JPS6180339A (ja) | 1986-04-23 |
Family
ID=16438758
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59201303A Pending JPS6180339A (ja) | 1984-09-26 | 1984-09-26 | メモリアクセス制御方式 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4752915A (ja) |
| JP (1) | JPS6180339A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS63118960A (ja) * | 1986-11-07 | 1988-05-23 | Casio Electronics Mfg Co Ltd | フレ−ムメモリ制御装置 |
| US6016369A (en) * | 1997-01-16 | 2000-01-18 | Nec Corporation | Image generation method and apparatus |
| US6151656A (en) * | 1997-03-03 | 2000-11-21 | Hitachi, Ltd. | Memory apparatus and method for controlling memory access based on memory address directivity |
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| US4924375A (en) * | 1987-10-23 | 1990-05-08 | Chips And Technologies, Inc. | Page interleaved memory access |
| US5040153A (en) * | 1987-10-23 | 1991-08-13 | Chips And Technologies, Incorporated | Addressing multiple types of memory devices |
| US5051889A (en) * | 1987-10-23 | 1991-09-24 | Chips And Technologies, Incorporated | Page interleaved memory access |
| JP2545416B2 (ja) * | 1987-11-21 | 1996-10-16 | 株式会社日立製作所 | 半導体メモリ |
| US5119486A (en) * | 1989-01-17 | 1992-06-02 | Prime Computer | Memory board selection method and apparatus |
| JP2865807B2 (ja) * | 1990-05-28 | 1999-03-08 | 株式会社東芝 | 半導体記憶システム |
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-
1984
- 1984-09-26 JP JP59201303A patent/JPS6180339A/ja active Pending
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1985
- 1985-08-16 US US06/766,290 patent/US4752915A/en not_active Expired - Lifetime
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Also Published As
| Publication number | Publication date |
|---|---|
| US4752915A (en) | 1988-06-21 |
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