JPS6225267B2 - - Google Patents
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- JPS6225267B2 JPS6225267B2 JP54068264A JP6826479A JPS6225267B2 JP S6225267 B2 JPS6225267 B2 JP S6225267B2 JP 54068264 A JP54068264 A JP 54068264A JP 6826479 A JP6826479 A JP 6826479A JP S6225267 B2 JPS6225267 B2 JP S6225267B2
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- Japan
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- semiconductor region
- semiconductor
- type semiconductor
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/211—Design considerations for internal polarisation
- H10D89/213—Design considerations for internal polarisation in field-effect devices
- H10D89/217—Design considerations for internal polarisation in field-effect devices comprising arrangements for charge injection in static induction transistor logic [SITL] devices
Landscapes
- Junction Field-Effect Transistors (AREA)
- Bipolar Transistors (AREA)
Description
【発明の詳細な説明】
本発明は半導体集積回路装置、特に横形バイボ
ーラトランジスタと静電誘導形トランジスタ （Static Induction Transistor；以下SITとい
う。）との複合構成から成る静電誘導形半導体論
理回路装置（Static Induction Transistor
Logic；以下SITLという。）に関するものであ
る。
ーラトランジスタと静電誘導形トランジスタ （Static Induction Transistor；以下SITとい
う。）との複合構成から成る静電誘導形半導体論
理回路装置（Static Induction Transistor
Logic；以下SITLという。）に関するものであ
る。
本発明の対像となる上述のSITLはインテグレ
イテツド・インジエクシヨン・ロジツク （Integrated Injection Logic；以下I2Lとい
う。）における逆動作のバイボーラトラングジス
タをエンハンスメント接合形SITで置換したもの
であり、その原理はDigest of Technical Papers
The 8th Conference on SoIid State Devices76
（Tokyo）Ａ―２―６，PP53〜54に招介されてい
る。第１図は、その基本ゲートの一般的な等価回
路図である。図において、１０１はPNPトランジ
スタ、１０２はＮチヤネル接合形SIT、１は
SITLの電源端子となるPNPトランジスタ１０１
のエミツタ端子、２は前記PNPトランジスタ１０
１のコレクタおよびＮチヤネル接合形SIT１０２
のゲートに接続されている入力端子、３は前記
PNPトランジスタ１０１のベースおよびＮチヤネ
ルSIT１０２のソースに接続された接地端子、４
は前記Ｎチヤネル接合形SIT１０２のドレインに
接続された出力端子である。なお、PNPトランジ
スタ１０１は上記Ｎチヤネル接合形SIT１０２の
ゲートバイアス用定電流源およびその前段に接続
されるSITLの負荷として動作し、Ｎチヤネル接
合形SIT１０２はインバータとして動作する。
イテツド・インジエクシヨン・ロジツク （Integrated Injection Logic；以下I2Lとい
う。）における逆動作のバイボーラトラングジス
タをエンハンスメント接合形SITで置換したもの
であり、その原理はDigest of Technical Papers
The 8th Conference on SoIid State Devices76
（Tokyo）Ａ―２―６，PP53〜54に招介されてい
る。第１図は、その基本ゲートの一般的な等価回
路図である。図において、１０１はPNPトランジ
スタ、１０２はＮチヤネル接合形SIT、１は
SITLの電源端子となるPNPトランジスタ１０１
のエミツタ端子、２は前記PNPトランジスタ１０
１のコレクタおよびＮチヤネル接合形SIT１０２
のゲートに接続されている入力端子、３は前記
PNPトランジスタ１０１のベースおよびＮチヤネ
ルSIT１０２のソースに接続された接地端子、４
は前記Ｎチヤネル接合形SIT１０２のドレインに
接続された出力端子である。なお、PNPトランジ
スタ１０１は上記Ｎチヤネル接合形SIT１０２の
ゲートバイアス用定電流源およびその前段に接続
されるSITLの負荷として動作し、Ｎチヤネル接
合形SIT１０２はインバータとして動作する。
第２図ａは上記SITL構造の基本ゲート部の平
面図、第２図ｂは、第２図ａをｂ―ｂ線で切
断した断面図である。図において、１１は出発物
質である低比抵抗のＮ形半導体基板、１２はこの
基板１１の一主面上にエピタキシヤル成長により
形成された高比抵抗のＮ形半導体領域、１３およ
び１４はそれぞれ前記Ｎ形半導体領域１２の表面
領域の所定部に選択拡散法などにより互に近接し
て形成されたＰ形半導体領域であり、その内Ｐ形
半導体領域１４は前記Ｎ形半導体領域１２の一部
領域を横方向から取り囲むようにリング状に形成
され、その結果としてＮ形半導体領域１２が露出
したところの開口部Ａが存在した形となる。また
１５は開口部Ａ内の前記Ｎ形半導体領域１２の表
面領域内の所定部にリンなどを拡散することによ
つて形成された低比抵抗のＮ形半導体領域であ
り、このＮ形半導体領域１５は前記Ｐ形半導体領
域１４よりも浅く形成され、また望ましくは前記
Ｐ形半導体領域１４に接触しないように形成され
る。このようなSITL構成において、前記した横
形PNPトランジスタ１０１はエミツタ領域となる
Ｐ形半導体領域１３とベース領域となるＮ形半導
体領域１２とコレクタ領域となるＰ形半導体領域
１４とから構成される。またＮチヤネル接合形
SITはソース領域となるＮ形半導体基板１１とチ
ヤネル領域となるＮ形半導体領域１２のＮ形半導
体領域１５下の部分１２′とゲート領域となるＰ
形半導体領域１４とドレイン領域となるＮ形半導
体領域１５とから構成される。ここで、SIT１０
２のチヤネル領域となるＮ形半導体領域部分１
２′の不純物濃度およびチヤネル幅は、ゲート端
子２の電位が端子３に対し零電位あるいは微小電
位のときには空乏層がＮ形半導体領域のチヤネル
部分１２′に広く伸びてチヤネルが十分にピンチ
オフ状態になり、一方ゲート電位が正電位（約
0.7V）のときには空乏層が短かくなつてチヤネ
ルが形成されるように、すなわちソース３とドレ
イン４間が導通状態になるように設定される。し
たがつてこのような構成のSITLにおいては、入
力端子２が開放状態のときにPNPトランジスタ１
０１のエミツタ領域であるＰ形半導体領域１３か
らＮ形半導体領域１２に注入された正孔によつ
て、このコレクタ領域でありかつＮチヤネル接合
形SIT１０２のゲート領域でもあるＰ形半導体領
域１４とＮ形半導体領域１２とからなるPN接合
が順方向にバイアスされるため、Ｎ形半導体領域
１２に形成される空乏層が短かくなり、チヤネル
が形成されて、ソース３とドレイン４間が導通状
態になり、このドレイン４に接続された出力端子
の電位が低下する。この出力端子は次段のSITL
の入力端子、すなわち次段のＮチヤネル接合形
SIT（図示せず）のゲートに接続されているの
で、そのゲート電位が低下する。その結果次段の
Ｎチヤネル接合形SITはピンチオフ状態となり、
次段の出力端子は負荷によつて定まる電位まで上
昇する。すなわち、SITLは反転論理回路構成と
なつていることがわかる。
面図、第２図ｂは、第２図ａをｂ―ｂ線で切
断した断面図である。図において、１１は出発物
質である低比抵抗のＮ形半導体基板、１２はこの
基板１１の一主面上にエピタキシヤル成長により
形成された高比抵抗のＮ形半導体領域、１３およ
び１４はそれぞれ前記Ｎ形半導体領域１２の表面
領域の所定部に選択拡散法などにより互に近接し
て形成されたＰ形半導体領域であり、その内Ｐ形
半導体領域１４は前記Ｎ形半導体領域１２の一部
領域を横方向から取り囲むようにリング状に形成
され、その結果としてＮ形半導体領域１２が露出
したところの開口部Ａが存在した形となる。また
１５は開口部Ａ内の前記Ｎ形半導体領域１２の表
面領域内の所定部にリンなどを拡散することによ
つて形成された低比抵抗のＮ形半導体領域であ
り、このＮ形半導体領域１５は前記Ｐ形半導体領
域１４よりも浅く形成され、また望ましくは前記
Ｐ形半導体領域１４に接触しないように形成され
る。このようなSITL構成において、前記した横
形PNPトランジスタ１０１はエミツタ領域となる
Ｐ形半導体領域１３とベース領域となるＮ形半導
体領域１２とコレクタ領域となるＰ形半導体領域
１４とから構成される。またＮチヤネル接合形
SITはソース領域となるＮ形半導体基板１１とチ
ヤネル領域となるＮ形半導体領域１２のＮ形半導
体領域１５下の部分１２′とゲート領域となるＰ
形半導体領域１４とドレイン領域となるＮ形半導
体領域１５とから構成される。ここで、SIT１０
２のチヤネル領域となるＮ形半導体領域部分１
２′の不純物濃度およびチヤネル幅は、ゲート端
子２の電位が端子３に対し零電位あるいは微小電
位のときには空乏層がＮ形半導体領域のチヤネル
部分１２′に広く伸びてチヤネルが十分にピンチ
オフ状態になり、一方ゲート電位が正電位（約
0.7V）のときには空乏層が短かくなつてチヤネ
ルが形成されるように、すなわちソース３とドレ
イン４間が導通状態になるように設定される。し
たがつてこのような構成のSITLにおいては、入
力端子２が開放状態のときにPNPトランジスタ１
０１のエミツタ領域であるＰ形半導体領域１３か
らＮ形半導体領域１２に注入された正孔によつ
て、このコレクタ領域でありかつＮチヤネル接合
形SIT１０２のゲート領域でもあるＰ形半導体領
域１４とＮ形半導体領域１２とからなるPN接合
が順方向にバイアスされるため、Ｎ形半導体領域
１２に形成される空乏層が短かくなり、チヤネル
が形成されて、ソース３とドレイン４間が導通状
態になり、このドレイン４に接続された出力端子
の電位が低下する。この出力端子は次段のSITL
の入力端子、すなわち次段のＮチヤネル接合形
SIT（図示せず）のゲートに接続されているの
で、そのゲート電位が低下する。その結果次段の
Ｎチヤネル接合形SITはピンチオフ状態となり、
次段の出力端子は負荷によつて定まる電位まで上
昇する。すなわち、SITLは反転論理回路構成と
なつていることがわかる。
以上述べたように、SITLはPNPトランジスタ
１０１を定電流源および負荷として使用している
ので、電源および負荷に抵抗を一切使用しない構
成となつている。また、PNPトランジスタ１０１
はベース接地、Ｎチヤネル接合形SIT１０２はソ
ース接地となるように、通常それぞれの共通領域
であるＮ形半導体基板１１を接地して使用するの
で回路素子相互間の分離が全く不要となる。この
ためSITLは構造的に非常に簡単な構成となり、
従来の一般のバイポーラ構成あるいはMOSFET
構成の半導体集積回路と比較して、集積密度が格
段に優れたものとなる。
１０１を定電流源および負荷として使用している
ので、電源および負荷に抵抗を一切使用しない構
成となつている。また、PNPトランジスタ１０１
はベース接地、Ｎチヤネル接合形SIT１０２はソ
ース接地となるように、通常それぞれの共通領域
であるＮ形半導体基板１１を接地して使用するの
で回路素子相互間の分離が全く不要となる。この
ためSITLは構造的に非常に簡単な構成となり、
従来の一般のバイポーラ構成あるいはMOSFET
構成の半導体集積回路と比較して、集積密度が格
段に優れたものとなる。
しかしながら上述したような従来のSITLにお
いては、SITのチヤネル領域をゲート領域である
Ｐ形半導体領域１４で取り囲んでいるため、ゲー
ト面積が大きく、ゲート・ソースおよびゲート・
ドレイン接合容量が大きく、またSITのゲート・
ソース間が順バイアスされるために、少数キヤリ
アがＮ形半導体領域１２に蓄積され、それらによ
つてスイツチング速度が制限されるという問題が
ある。
いては、SITのチヤネル領域をゲート領域である
Ｐ形半導体領域１４で取り囲んでいるため、ゲー
ト面積が大きく、ゲート・ソースおよびゲート・
ドレイン接合容量が大きく、またSITのゲート・
ソース間が順バイアスされるために、少数キヤリ
アがＮ形半導体領域１２に蓄積され、それらによ
つてスイツチング速度が制限されるという問題が
ある。
本発明は、上記のような従来のSITLの問題点
を解決するために成されたものであり、従来の
SITLの利点をそのまゝ活かし、しかもスイツチ
ング速度を大幅に改善し、高速動作を可能ならし
める改良されたSITLを提供しようとするもので
ある。
を解決するために成されたものであり、従来の
SITLの利点をそのまゝ活かし、しかもスイツチ
ング速度を大幅に改善し、高速動作を可能ならし
める改良されたSITLを提供しようとするもので
ある。
以下本発明の一実施例を第３図を用いて詳細に
説明する。第３図ａは平面図、同図ｂはそのｂ
―ｂ断面図である。第３図において、第２図と
同一符号はそれぞれ同一または相当する部分を示
すものであり、その重複説明は省略し、第２図に
示した従来のものと本質的に異なる点について説
明する。
説明する。第３図ａは平面図、同図ｂはそのｂ
―ｂ断面図である。第３図において、第２図と
同一符号はそれぞれ同一または相当する部分を示
すものであり、その重複説明は省略し、第２図に
示した従来のものと本質的に異なる点について説
明する。
まず本実施例においては、Ｎチヤネル接合形
SIT１０２のドレイン領域１５およびその直下の
チヤネル領域１５′が、PNPトランジスタ１０１
のエミツタ領域であるＰ形半導体領域１３とＮチ
ヤネル接合形SIT１０２のゲート領域であるＰ形
半導体領域１４にはさまれて形成されていること
である。ここでゲートによりSIT１０２のチヤネ
ル領域１５′を制御するための条件は次の通りで
ある。まずゲート電位が零ボルトまたは微小電位
のときにはＰ形半導体領域１４から伸びた空乏層
がN+形半導体領域１５全体を覆い、Ｎチヤネル
接合形SIT１０２が遮断状態となるように、また
一方ゲート電位が正電位のときにはＰ形半導体領
域１４から伸びた空乏層が短かくなり、チヤネル
領域１５′が形成されてＮチヤネル接合形SIT１
０２が導通状態となるようにＰ形半導体領域１４
とＮ形半導体領域１５の間隔、Ｐ形半導体領域１
３と１４の間隔およびＮ形半導体領域１２の濃度
等が設定される。
SIT１０２のドレイン領域１５およびその直下の
チヤネル領域１５′が、PNPトランジスタ１０１
のエミツタ領域であるＰ形半導体領域１３とＮチ
ヤネル接合形SIT１０２のゲート領域であるＰ形
半導体領域１４にはさまれて形成されていること
である。ここでゲートによりSIT１０２のチヤネ
ル領域１５′を制御するための条件は次の通りで
ある。まずゲート電位が零ボルトまたは微小電位
のときにはＰ形半導体領域１４から伸びた空乏層
がN+形半導体領域１５全体を覆い、Ｎチヤネル
接合形SIT１０２が遮断状態となるように、また
一方ゲート電位が正電位のときにはＰ形半導体領
域１４から伸びた空乏層が短かくなり、チヤネル
領域１５′が形成されてＮチヤネル接合形SIT１
０２が導通状態となるようにＰ形半導体領域１４
とＮ形半導体領域１５の間隔、Ｐ形半導体領域１
３と１４の間隔およびＮ形半導体領域１２の濃度
等が設定される。
このような構成になる本実施例のSITLにおい
ては、ゲート領域１４をドレイン領域１５の一側
にのみ配置することによりゲート領域１４の面積
を大幅に削減することができる。また、チヤネル
領域１５′およびドレイン領域１５がゲート領域
１４とPNPトランジスタのエミツタ領域１３には
さまれるように形成されるため、ゲート領域１４
からＮ形半導体領域１２へ注入される少数キヤリ
アが低減する。したがつて、SITLのスイツチン
グ速度は大幅に向上し、高速動作が可能なSITL
を得ることができる。
ては、ゲート領域１４をドレイン領域１５の一側
にのみ配置することによりゲート領域１４の面積
を大幅に削減することができる。また、チヤネル
領域１５′およびドレイン領域１５がゲート領域
１４とPNPトランジスタのエミツタ領域１３には
さまれるように形成されるため、ゲート領域１４
からＮ形半導体領域１２へ注入される少数キヤリ
アが低減する。したがつて、SITLのスイツチン
グ速度は大幅に向上し、高速動作が可能なSITL
を得ることができる。
第４図は本発明の他の実施例を示す構造図であ
り、同図ａはその平面図、ｂはそのｂ―ｂ断
面図である。この実施例は、ゲート領域１５の
PNPトランジスタ１０１のエミツタ領域１３及び
ドレイン領域１４と対向する面を除く面と、ドレ
イン領域１４のPNPトランジスタ１０１と対向す
る面を除く面を絶縁物１６で連続的に囲うことに
より、ゲート領域１５からＮ形半導体領域１２へ
注入される少数キヤリアを大幅に低減するもので
ある。
り、同図ａはその平面図、ｂはそのｂ―ｂ断
面図である。この実施例は、ゲート領域１５の
PNPトランジスタ１０１のエミツタ領域１３及び
ドレイン領域１４と対向する面を除く面と、ドレ
イン領域１４のPNPトランジスタ１０１と対向す
る面を除く面を絶縁物１６で連続的に囲うことに
より、ゲート領域１５からＮ形半導体領域１２へ
注入される少数キヤリアを大幅に低減するもので
ある。
なお上記実施例の構造はエミツタインジエクタ
１３とゲート１４とが従来構造よりも離れている
ように便宜上図示しているが、このインジエクタ
とゲート間の距離は横形PNPトランジスタとして
正常に動作するのに必要な距離を確保すれば良
く、実際には従来と同一の距離である。即ちイン
ジエクタとゲート間の距離は、PNPトランジスタ
のコレクタ領域でもあるSITのゲート領域１４が
低電位の時に、ゲート領域から伸びた空乏層がイ
ンジエクタ１３に到達してパンチスルー状態とな
らないような距離を確保する必要があるが、この
空乏層の伸びは主にN-の不純物濃度に依存して
おり、従つて従来構造と本実施例の構造とでN-
の不純物濃度が同一であれば、どちらもインジエ
クタとゲート間の距離は同一である。
１３とゲート１４とが従来構造よりも離れている
ように便宜上図示しているが、このインジエクタ
とゲート間の距離は横形PNPトランジスタとして
正常に動作するのに必要な距離を確保すれば良
く、実際には従来と同一の距離である。即ちイン
ジエクタとゲート間の距離は、PNPトランジスタ
のコレクタ領域でもあるSITのゲート領域１４が
低電位の時に、ゲート領域から伸びた空乏層がイ
ンジエクタ１３に到達してパンチスルー状態とな
らないような距離を確保する必要があるが、この
空乏層の伸びは主にN-の不純物濃度に依存して
おり、従つて従来構造と本実施例の構造とでN-
の不純物濃度が同一であれば、どちらもインジエ
クタとゲート間の距離は同一である。
また、上記実施例の構造では注入電流が主電流
通路を横切る形になるので、一見ホールが有効に
注入されないように思われるが、以下の理由によ
りこの構造はPNPトランジスタのホールの注入効
率には影響を及ぼさないと考えられる。即ちイン
ジエクタから注入される電流はホールであり、ホ
ールの注入効率はインジエクタとN-及びN+ベー
ス領域の不純物濃度及び寸法により規定される。
これに対しSITのドレイン電流は電子電流であ
り、電子はN-層においてはマジヨリテイキヤリ
アであるためホールとの再結合の恐れは殆どな
く、従つて電子電流がSITの主電流通路を横切る
形になるとはいうものの、PNPトランジスタのホ
ールの注入効率には影響を及ぼさないと考えられ
る。但し、SITの電子電流がPNPトランジスタの
ベース領域１２に流れるため、PNPトランジスタ
のベース抵抗成分によりベース領域の電位が若干
増加する可能性があるが、低抵抗のN+基板を採
用しているため、ベース抵抗を十分小さくするこ
とが可能であり、この効果による影響は小さいと
考えられる。
通路を横切る形になるので、一見ホールが有効に
注入されないように思われるが、以下の理由によ
りこの構造はPNPトランジスタのホールの注入効
率には影響を及ぼさないと考えられる。即ちイン
ジエクタから注入される電流はホールであり、ホ
ールの注入効率はインジエクタとN-及びN+ベー
ス領域の不純物濃度及び寸法により規定される。
これに対しSITのドレイン電流は電子電流であ
り、電子はN-層においてはマジヨリテイキヤリ
アであるためホールとの再結合の恐れは殆どな
く、従つて電子電流がSITの主電流通路を横切る
形になるとはいうものの、PNPトランジスタのホ
ールの注入効率には影響を及ぼさないと考えられ
る。但し、SITの電子電流がPNPトランジスタの
ベース領域１２に流れるため、PNPトランジスタ
のベース抵抗成分によりベース領域の電位が若干
増加する可能性があるが、低抵抗のN+基板を採
用しているため、ベース抵抗を十分小さくするこ
とが可能であり、この効果による影響は小さいと
考えられる。
但し、本実施例の構造では、SITが遮断状態の
ときにはドレインの一側に配したゲート領域から
伸びた空乏層によりN+ドレイン領域１５を完全
に取り囲む必要があるため、ドレイン領域１５の
幅を十分小さくする必要がある。例えばゲート領
域１４，N-領域１２の不純物濃度をそれぞれ
1018／cm3，1013／cm3に設定した場合には、ゲート
電位が零電位の場合の空乏層の伸びx0は階段接合
近似すると次式で表わされる。
ときにはドレインの一側に配したゲート領域から
伸びた空乏層によりN+ドレイン領域１５を完全
に取り囲む必要があるため、ドレイン領域１５の
幅を十分小さくする必要がある。例えばゲート領
域１４，N-領域１２の不純物濃度をそれぞれ
1018／cm3，1013／cm3に設定した場合には、ゲート
電位が零電位の場合の空乏層の伸びx0は階段接合
近似すると次式で表わされる。
ここで、Ks＝11.7，ε０＝8.86×10-14F／cm，
ＮD＝1013／cm3，ＮA＝1018／cm3，ni＝1.45×1010／
cm3，kT＝0.0259eV，ｑ＝1.6×10-19Coulombであ
る。
ＮD＝1013／cm3，ＮA＝1018／cm3，ni＝1.45×1010／
cm3，kT＝0.0259eV，ｑ＝1.6×10-19Coulombであ
る。
上式より、x0〓9.08μｍとなる。このとき、ド
レイン領域１５に伸びた空乏層の電位はゲート領
域１４より遠ざかるに従つて低下する。この低下
の許容度をビルト・イン電位φTの20％としてド
レイン領域の幅Ｗを算出する。ゲート領域からの
距離ｘにおける空乏層の電位Ｖ（ｘ）は次式で近
似される。
レイン領域１５に伸びた空乏層の電位はゲート領
域１４より遠ざかるに従つて低下する。この低下
の許容度をビルト・イン電位φTの20％としてド
レイン領域の幅Ｗを算出する。ゲート領域からの
距離ｘにおける空乏層の電位Ｖ（ｘ）は次式で近
似される。
Ｖ（ｘ）＝２ｘ／ｘ０・（１−ｘ／２ｘ０）・φT
従つてＶ（ｘ）／φT0.2としてｘを求める
と、ｘ〓1.0μｍとなる。即ち、ドレインの幅Ｗ
を1.0μｍ以下に設定すれば、N+ドレインを取り
囲む空乏層の電位をビルト・イン電位の20％の低
下に抑えることができ、SITのチヤネル領域を十
分ピンチオフすることができる。
と、ｘ〓1.0μｍとなる。即ち、ドレインの幅Ｗ
を1.0μｍ以下に設定すれば、N+ドレインを取り
囲む空乏層の電位をビルト・イン電位の20％の低
下に抑えることができ、SITのチヤネル領域を十
分ピンチオフすることができる。
なお、上記２つの実施例においては、第１導電
形をＮ形、第２導電形をＰ形としたPNPトランジ
スタとＮチヤネル形SITとの組合せ構造のSITL
について説明したが、半導体領域の導電形を逆に
したNPNトランジスタとＰチヤネル形SITとの組
合せ構造のSITLについても実施し得ることは明
らかである。
形をＮ形、第２導電形をＰ形としたPNPトランジ
スタとＮチヤネル形SITとの組合せ構造のSITL
について説明したが、半導体領域の導電形を逆に
したNPNトランジスタとＰチヤネル形SITとの組
合せ構造のSITLについても実施し得ることは明
らかである。
また、上記２つの実施例においては、ソース領
域を半導体基板１１によつて構成した例について
説明したが、半導体基板としてＰ形半導体を用
い、その表面に部分的にN+形半導体から成るソ
ース領域を形成し、上記１つの部分的ソース領域
に多数のSITLを互いにアイソレーシヨンしない
で形成し、上記基板表面の他の部分にSITLとは
異なる半導体装置をアイソレーシヨンして集積す
るようにしてもよい。
域を半導体基板１１によつて構成した例について
説明したが、半導体基板としてＰ形半導体を用
い、その表面に部分的にN+形半導体から成るソ
ース領域を形成し、上記１つの部分的ソース領域
に多数のSITLを互いにアイソレーシヨンしない
で形成し、上記基板表面の他の部分にSITLとは
異なる半導体装置をアイソレーシヨンして集積す
るようにしてもよい。
以上のように、本発明によれば、従来のように
チヤネル領域全面を取り囲むようにゲート領域を
設置するのでなく、チヤネル領域の一側にのみゲ
ート領域を設置するとともに、チヤネル領域をゲ
ートとPNPトランジスタのエミツタ領域とではさ
むように形成することによつて、SITの各接合容
量、蓄積キヤリア等を減少させ、高周波特性を向
上させることができる効果がある。
チヤネル領域全面を取り囲むようにゲート領域を
設置するのでなく、チヤネル領域の一側にのみゲ
ート領域を設置するとともに、チヤネル領域をゲ
ートとPNPトランジスタのエミツタ領域とではさ
むように形成することによつて、SITの各接合容
量、蓄積キヤリア等を減少させ、高周波特性を向
上させることができる効果がある。
第１図はSITLの等価回路図、第２図ａ，ｂは
従来のSITLの構造を示す平面図および断面図、
第３図ａ，ｂは本発明の一実施例としてのSITL
の構造を示す平面図および断面図、第４図ａ，ｂ
は本発明の他の実施例としてのSITLの構造を示
す平面図および断面図である。 １……エミツタ端子、２……入力端子、３……
接地端子（ソース）、４……出力端子（ドレイ
ン）、１１……第１半導体領域としてのＮ形半導
体基板、１２……第２半導体領域としてのＮ形半
導体領域、１３……第３半導体領域としてのＰ形
半導体領域、１４……第４半導体領域としてのＰ
形半導体領域、１５……第５半導体領域としての
Ｎ形半導体領域、１６……絶縁物、１０１……
PNPトランジスタ、１０２……Ｎチヤネル接合形
SIT。なお、図中同一符号は同一又は相当部分を
示す。
従来のSITLの構造を示す平面図および断面図、
第３図ａ，ｂは本発明の一実施例としてのSITL
の構造を示す平面図および断面図、第４図ａ，ｂ
は本発明の他の実施例としてのSITLの構造を示
す平面図および断面図である。 １……エミツタ端子、２……入力端子、３……
接地端子（ソース）、４……出力端子（ドレイ
ン）、１１……第１半導体領域としてのＮ形半導
体基板、１２……第２半導体領域としてのＮ形半
導体領域、１３……第３半導体領域としてのＰ形
半導体領域、１４……第４半導体領域としてのＰ
形半導体領域、１５……第５半導体領域としての
Ｎ形半導体領域、１６……絶縁物、１０１……
PNPトランジスタ、１０２……Ｎチヤネル接合形
SIT。なお、図中同一符号は同一又は相当部分を
示す。
Claims (1)
- 【特許請求の範囲】 １ 低比抵抗の第１導電形を有する第１半導体領
域と、この第１半導体領域の一主面上に形成され
これより比抵抗の高い第１導電形を有する第２半
導体領域と、この第２半導体領域の表面領域に形
成された第２導電形を有する第３半導体領域と、
前記第２半導体領域の表面領域に前記第３半導体
領域から所定距離隔離して形成された第２導電形
を有する第４半導体領域と、前記第２半導体領域
の表面領域に前記第３半導体領域及び前記第４半
導体領域にはさまれるとともに所定距離隔離して
前記第４半導体領域より浅く形成された前記第２
半導体領域より比抵抗の低い第１導電形の第５半
導体領域とを備え、前記第３半導体領域をエミツ
タ領域、第２半導体領域をベース領域、第４半導
体領域をコレクタ領域とするバイポーラトランジ
スタと、前記第１半導体領域をソース領域、第５
半導体領域をドレイン領域、第４半導体領域をゲ
ート領域、第５半導体領域直下の前記第２半導体
領域部分をチヤネル領域とする静電誘導形トラン
ジスタとにより構成されることを特徴とする静電
誘導形半導体論理回路装置。 ２ 前記第４半導体領域の前記第５半導体領域に
対向する面以外の面と、前記第５半導体領域の前
記第３半導体領域および前記第４半導体領域に対
向する面以外の面を絶縁物で連続的に囲つたこと
を特徴とする特許請求の範囲第１項記載の静電誘
導型半導体論理回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6826479A JPS55160458A (en) | 1979-05-31 | 1979-05-31 | Electrostatic induction type semiconductor logic circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6826479A JPS55160458A (en) | 1979-05-31 | 1979-05-31 | Electrostatic induction type semiconductor logic circuit device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS55160458A JPS55160458A (en) | 1980-12-13 |
| JPS6225267B2 true JPS6225267B2 (ja) | 1987-06-02 |
Family
ID=13368712
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6826479A Granted JPS55160458A (en) | 1979-05-31 | 1979-05-31 | Electrostatic induction type semiconductor logic circuit device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS55160458A (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53122382A (en) * | 1977-03-31 | 1978-10-25 | Mitsubishi Electric Corp | Semiconductor logic circuit device of electrostatic induction type |
-
1979
- 1979-05-31 JP JP6826479A patent/JPS55160458A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS55160458A (en) | 1980-12-13 |
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