JPS6129550B2 - - Google Patents
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- Publication number
- JPS6129550B2 JPS6129550B2 JP53096842A JP9684278A JPS6129550B2 JP S6129550 B2 JPS6129550 B2 JP S6129550B2 JP 53096842 A JP53096842 A JP 53096842A JP 9684278 A JP9684278 A JP 9684278A JP S6129550 B2 JPS6129550 B2 JP S6129550B2
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor
- region
- semiconductor region
- semiconductor substrate
- semiconductor layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/211—Design considerations for internal polarisation
- H10D89/213—Design considerations for internal polarisation in field-effect devices
- H10D89/217—Design considerations for internal polarisation in field-effect devices comprising arrangements for charge injection in static induction transistor logic [SITL] devices
Landscapes
- Junction Field-Effect Transistors (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】
本発明は、静電誘導型トランジスタ論理回路
（Static Induction Transistor Logic.以下、
SITL。）の構造およびその製造方法に関するもの
である。
（Static Induction Transistor Logic.以下、
SITL。）の構造およびその製造方法に関するもの
である。
SITLは注入型集積論理回路（Integrated
Injection Logic.）通称I2Lにおけるスイツチング
トランジスタを静電誘導型トランジスタ（Static
Induction Transistor.以下、SIT。）へ置換した
ものであり、高入力インピーダンスを呈する特徴
を有し、第１図に示す構造のものが提案されてい
る。
Injection Logic.）通称I2Lにおけるスイツチング
トランジスタを静電誘導型トランジスタ（Static
Induction Transistor.以下、SIT。）へ置換した
ものであり、高入力インピーダンスを呈する特徴
を有し、第１図に示す構造のものが提案されてい
る。
第１図は基本的なSITLゲート回路を示し、ａ
は平面図、ｂはａにおけるＡ―Ａ断面図、ｃはａ
およびｂに示すものの等価回路であり、同図ａ，
ｂに示すとおり低比抵抗を有する第１導電型とし
てのN+型半導体基板１の表面へ密接して、同じ
く第１導電型としての高比抵抗を有するN-型半
導体層２を形成し、その表面側には第１導電型と
逆極性を有する第２導電型としてのＰ型特性を呈
する第１半導体領域３および第２半導体領域４
を、その表面が半導体層２の表面へ露出するもの
として互に隔離のうえ形成してある。
は平面図、ｂはａにおけるＡ―Ａ断面図、ｃはａ
およびｂに示すものの等価回路であり、同図ａ，
ｂに示すとおり低比抵抗を有する第１導電型とし
てのN+型半導体基板１の表面へ密接して、同じ
く第１導電型としての高比抵抗を有するN-型半
導体層２を形成し、その表面側には第１導電型と
逆極性を有する第２導電型としてのＰ型特性を呈
する第１半導体領域３および第２半導体領域４
を、その表面が半導体層２の表面へ露出するもの
として互に隔離のうえ形成してある。
また、第２半導体領域４と隣接し、かつ、その
表面が半導体層２の表面へ露出する状態で、半導
体層２の表面側へN+型の第３半導体領域５が形
成され、これらの各半導体領域３〜５には、その
露出面へアルミニウム等の電極６〜８を電気的に
接続のうえ固着してあり、電極６〜８を除く全表
面には酸化シリコン等の絶縁保護膜９が形成され
ており、全体として第１図ｃに示す回路を構成し
ている。
表面が半導体層２の表面へ露出する状態で、半導
体層２の表面側へN+型の第３半導体領域５が形
成され、これらの各半導体領域３〜５には、その
露出面へアルミニウム等の電極６〜８を電気的に
接続のうえ固着してあり、電極６〜８を除く全表
面には酸化シリコン等の絶縁保護膜９が形成され
ており、全体として第１図ｃに示す回路を構成し
ている。
すなわち、半導体層２がPNPトランジスタQ1
のベースＢに、第１半導体領域３がエミツタＥ
に、電極７の接続された第２半導体領域４がコレ
クタＣに相当し、つぎに述べるスイツチングトラ
ンジスタQ2のゲートバイアス電流源および電極
７を入力端子としたときの終端インピーダンスと
して作用する。
のベースＢに、第１半導体領域３がエミツタＥ
に、電極７の接続された第２半導体領域４がコレ
クタＣに相当し、つぎに述べるスイツチングトラ
ンジスタQ2のゲートバイアス電流源および電極
７を入力端子としたときの終端インピーダンスと
して作用する。
なお、スイツチングトランジスタQ2としての
SITにおいては、半導体基板１がソースＳに、半
導体層２がチヤネルCHに、電極７を有しない第
２半導体領域４がゲートＧに、第３半導体領域５
がドレインＤに相当しており、半導体基板１をア
ースすることにより第１図ｃの回路が構成され、
ゲート回路として動作する。
SITにおいては、半導体基板１がソースＳに、半
導体層２がチヤネルCHに、電極７を有しない第
２半導体領域４がゲートＧに、第３半導体領域５
がドレインＤに相当しており、半導体基板１をア
ースすることにより第１図ｃの回路が構成され、
ゲート回路として動作する。
すなわち、トランジスタQ1のエミツタＥは順
方向のバイアスが与えられており、ベースＢ領域
としての半導体層２における第１および第２半導
体領域３，４間へ正孔が注入され、コレクタＣと
しての第２半導体領域４へ集められる。この集め
られた正孔は、スイツチングトランジスタQ2に
おけるゲートＧとしての第２半導体領域４を、半
導体層２に対して順方向にバイアスするものとな
り、このとき、ゲートＧとしての第２半導体領域
４とチヤネルCHとしての半導体層２との接合部
における空乏層が縮退し、ソースＳとしての半導
体基板１からドレインＤとしての第３半導体領域
５への電子流通路が開かれ、半導体基板１から第
３半導体領域５へ電子が流入し、ドレインＤとソ
ースＳ間がオンの状態となる。
方向のバイアスが与えられており、ベースＢ領域
としての半導体層２における第１および第２半導
体領域３，４間へ正孔が注入され、コレクタＣと
しての第２半導体領域４へ集められる。この集め
られた正孔は、スイツチングトランジスタQ2に
おけるゲートＧとしての第２半導体領域４を、半
導体層２に対して順方向にバイアスするものとな
り、このとき、ゲートＧとしての第２半導体領域
４とチヤネルCHとしての半導体層２との接合部
における空乏層が縮退し、ソースＳとしての半導
体基板１からドレインＤとしての第３半導体領域
５への電子流通路が開かれ、半導体基板１から第
３半導体領域５へ電子が流入し、ドレインＤとソ
ースＳ間がオンの状態となる。
これに対し、オフの状態では、前述の第２半導
体領域４へ集められた正孔が、同一半導体層２へ
形成された他のSITにおけるドレイン領域により
引き抜かれ、ゲートＧとしての第２半導体領域４
が半導体層２と等しい電位になるため、ドレイン
ＤとソースＳ間の電子流が遮断される。すなわ
ち、このオフ状態では半導体層２のチヤネルCH
としての領域が、ゲートＧとしての第２半導体領
域４との接合部から延長された空乏層により遮断
され、電子流が阻止される。
体領域４へ集められた正孔が、同一半導体層２へ
形成された他のSITにおけるドレイン領域により
引き抜かれ、ゲートＧとしての第２半導体領域４
が半導体層２と等しい電位になるため、ドレイン
ＤとソースＳ間の電子流が遮断される。すなわ
ち、このオフ状態では半導体層２のチヤネルCH
としての領域が、ゲートＧとしての第２半導体領
域４との接合部から延長された空乏層により遮断
され、電子流が阻止される。
なお、以上のとおりに動作するSITL中のSIT
すなわちスイツチングトランジスタQ2が確実な
オン・オフ状態を実現するためには、ドレインＤ
としての第３半導体領域５直下の半導体層２にお
けるチヤネルCHとなる領域の不純物濃度を10-13
〜10-14／cm3程度に十分低くし、ゲートＧとして
の第２半導体領域４が非帯電時に空乏層を十分延
長するものとしなければならない。また、高速で
オン・オフ動作を行なうためには、ドレインＤと
ゲートＧとの間の容量Ｃdg，およびソースＳとゲ
ートＧとの間の容量Ｃsgを小さくすることが要求
される。
すなわちスイツチングトランジスタQ2が確実な
オン・オフ状態を実現するためには、ドレインＤ
としての第３半導体領域５直下の半導体層２にお
けるチヤネルCHとなる領域の不純物濃度を10-13
〜10-14／cm3程度に十分低くし、ゲートＧとして
の第２半導体領域４が非帯電時に空乏層を十分延
長するものとしなければならない。また、高速で
オン・オフ動作を行なうためには、ドレインＤと
ゲートＧとの間の容量Ｃdg，およびソースＳとゲ
ートＧとの間の容量Ｃsgを小さくすることが要求
される。
しかし、第１図ａ，ｂに示すものでは、製造時
における半導体基板１から半導体層２への外方拡
散またはオートドーピングにより、チヤネルCH
としての半導体層２は高不純物濃度となつてお
り、このため、動作上ピンチオフ特性が劣化し、
同時に、ピンチオフを行なう部位がソースＳとし
ての半導体基板１側よりも、ドレインＤとしての
第３半導体領域５の近傍で形成され易くなる。ま
た、半導体層２が高不純物濃度となつているた
め、ピンチオフ特性を改善する目的上、半導体層
２の厚さを減少させると前述のＣdgが増大する等
の欠点を有するものであつた。
における半導体基板１から半導体層２への外方拡
散またはオートドーピングにより、チヤネルCH
としての半導体層２は高不純物濃度となつてお
り、このため、動作上ピンチオフ特性が劣化し、
同時に、ピンチオフを行なう部位がソースＳとし
ての半導体基板１側よりも、ドレインＤとしての
第３半導体領域５の近傍で形成され易くなる。ま
た、半導体層２が高不純物濃度となつているた
め、ピンチオフ特性を改善する目的上、半導体層
２の厚さを減少させると前述のＣdgが増大する等
の欠点を有するものであつた。
本発明はかかる従来の欠点を一挙に解消する目
的を有し、上述の半導体装置において第３半導体
領域の直下かつ半導体基板側の半導体層へ第１導
電型の第４半導体領域を形成すると共に、これと
接する半導体基板の表面側へ第２導電型の第５半
導体領域を形成し、第４半導体域による高抵抗領
域をソースとしての半導体基板側へ設け、ピンチ
オフを行なう部位を半導体基板の近傍へ移行さ
せ、その結果としてＣdgを減少しオン・オフ動作
の周波数応答特性を向上させた極めて有効な、静
電誘導型半導体論理回路装置と、その製造方法を
提供するものである。
的を有し、上述の半導体装置において第３半導体
領域の直下かつ半導体基板側の半導体層へ第１導
電型の第４半導体領域を形成すると共に、これと
接する半導体基板の表面側へ第２導電型の第５半
導体領域を形成し、第４半導体域による高抵抗領
域をソースとしての半導体基板側へ設け、ピンチ
オフを行なう部位を半導体基板の近傍へ移行さ
せ、その結果としてＣdgを減少しオン・オフ動作
の周波数応答特性を向上させた極めて有効な、静
電誘導型半導体論理回路装置と、その製造方法を
提供するものである。
以下、実施例を示す第２図により本発明の詳細
を説明する。
を説明する。
第２図ａは平面図、ｂはａにおけるＡ―Ａ断面
図、ｃはａおよびｂに示すものの等価回路であ
り、第１図と同様の回路を例として挙げている。
図、ｃはａおよびｂに示すものの等価回路であ
り、第１図と同様の回路を例として挙げている。
ただし、同図ａ，ｂに示すとおり、第３半導体
領域５直下の半導体層２における半導体基板１と
の対向部位へ、半導体基板１の表面を包含し第１
導電型としてのN--型第４半導体領域１０を形成
すると共に、これと接して半導体基板１の表面側
へ第２導電型としてのP-型第５半導体領域１１
を形成してあり、第４半導体領域１０が高抵抗領
域として作用するものとなつている。
領域５直下の半導体層２における半導体基板１と
の対向部位へ、半導体基板１の表面を包含し第１
導電型としてのN--型第４半導体領域１０を形成
すると共に、これと接して半導体基板１の表面側
へ第２導電型としてのP-型第５半導体領域１１
を形成してあり、第４半導体領域１０が高抵抗領
域として作用するものとなつている。
すなわち、第５半導体領域１１の周囲は実効的
ソース１２として作用し、第４半導体領域１０が
この実効的ソース１２と隣接して存在するため、
スイツチング動作に対する電位障壁が半導体基板
１の実効的ソース１２側へ生じ、電子はこの電位
障壁を乗り越えればドリフト作用につてドレイン
Ｄとしての第３半導体領域５へ運ばれ、これによ
り負帰還効果を呈さない高変換コンダクタンスか
つ高応答速度のSITが得られる。
ソース１２として作用し、第４半導体領域１０が
この実効的ソース１２と隣接して存在するため、
スイツチング動作に対する電位障壁が半導体基板
１の実効的ソース１２側へ生じ、電子はこの電位
障壁を乗り越えればドリフト作用につてドレイン
Ｄとしての第３半導体領域５へ運ばれ、これによ
り負帰還効果を呈さない高変換コンダクタンスか
つ高応答速度のSITが得られる。
また、第４半導体領域４の存在により、容易に
ビンチオフするためピンチオフ特性が改善される
と同時に、チヤネルCHとしての半導体層２の厚
さを大きく形成してもよく、ゲートＧとしての第
２半導体領域４およびドレインＤとしての第３半
導体領域５を各独立に隔離して設けることにより
Ｃdgの減少が容易に達成できる。
ビンチオフするためピンチオフ特性が改善される
と同時に、チヤネルCHとしての半導体層２の厚
さを大きく形成してもよく、ゲートＧとしての第
２半導体領域４およびドレインＤとしての第３半
導体領域５を各独立に隔離して設けることにより
Ｃdgの減少が容易に達成できる。
なお、第４および第５半導体領域１０，１１の
形成すなわち製造はつぎのとおりに行なえばよ
い。
形成すなわち製造はつぎのとおりに行なえばよ
い。
まず、半導体基板１における第３半導体領域５
の直下と対応し、かつ、半導体層２と対向する部
位へ半導体基板１の表面を包含して選択的に、Ｐ
型不純物の拡散あるいはイオン打込みにより第２
導電型としてのＰ型不純物を導入し、第５半導体
領域１１を形成する。
の直下と対応し、かつ、半導体層２と対向する部
位へ半導体基板１の表面を包含して選択的に、Ｐ
型不純物の拡散あるいはイオン打込みにより第２
導電型としてのＰ型不純物を導入し、第５半導体
領域１１を形成する。
ついで、例えばエピタキシヤル成長法により半
導体層２を形成したうえ、第５半導体領域１１に
おける不純物のオートドーピングを行なうと、第
５半導体領域１１と接する半導体層２の半導体基
板１側に第４半導体領域１が形成される。
導体層２を形成したうえ、第５半導体領域１１に
おける不純物のオートドーピングを行なうと、第
５半導体領域１１と接する半導体層２の半導体基
板１側に第４半導体領域１が形成される。
なお、その後の第１及至第３半導体領域３〜５
の形成、および電極６〜８の固着、ならびに絶縁
保護膜９の形成は従来と同様に行なえばよい。
の形成、および電極６〜８の固着、ならびに絶縁
保護膜９の形成は従来と同様に行なえばよい。
また、他の実施例としては、第５半導体領域１
１へ導入するＰ型不純物として半導体基板１中の
Ｎ型不純物よりも拡散係数の大きなものを選び、
その濃度を十分小さなものとしてもよく、この様
なＰ径不純物は半導体基板１中のＮ型不純物より
もオートドーピングされ易く、容易に第４半導体
領域１０を形成することができる。
１へ導入するＰ型不純物として半導体基板１中の
Ｎ型不純物よりも拡散係数の大きなものを選び、
その濃度を十分小さなものとしてもよく、この様
なＰ径不純物は半導体基板１中のＮ型不純物より
もオートドーピングされ易く、容易に第４半導体
領域１０を形成することができる。
ただし、この場合ではＰ型不純物の濃度が低い
ため、半導体層２を例えばエピタキシヤル成長法
により形成する過程において、半導体基板１中の
Ｎ型不純物により第４半導体領域１０がＮ型へ反
転し、その結果実効的ソース１２が半導体基板１
の表面へ平面的に形成され、第４半導体領為１０
の直下に実効的ソース１２が配設されるものとな
り、より高変換コンダクタンスかつ高応答速度の
SITが構成される。
ため、半導体層２を例えばエピタキシヤル成長法
により形成する過程において、半導体基板１中の
Ｎ型不純物により第４半導体領域１０がＮ型へ反
転し、その結果実効的ソース１２が半導体基板１
の表面へ平面的に形成され、第４半導体領為１０
の直下に実効的ソース１２が配設されるものとな
り、より高変換コンダクタンスかつ高応答速度の
SITが構成される。
このほか、第１導電型をＰ型とし、かつ、第２
導電型をＮ型として、半導体基板１，半導体層２
および各半導体領域３〜５，１０，１１の極性を
反転させてもよく、これによつて、第２図ｃの等
価回路に示すトランジスタQ1，Q2の極性を反対
のものとすることができる。また、同図に示す回
路のほか種々の論理回路を構成できることは勿論
である。
導電型をＮ型として、半導体基板１，半導体層２
および各半導体領域３〜５，１０，１１の極性を
反転させてもよく、これによつて、第２図ｃの等
価回路に示すトランジスタQ1，Q2の極性を反対
のものとすることができる。また、同図に示す回
路のほか種々の論理回路を構成できることは勿論
である。
以上の説明により明らかなとおり本発明によれ
ば、SITのソース側へ電位障壁を設けることによ
り、電子の移動がドリフト作用へ依存するものと
なり、同時に少数キヤリヤの蓄積が減少するた
め、高変換コンダクタンスと共に高応答速度の
SITが容易に実現し、高速動作のSITLが得ら
れ、益々高速動作の要求される各種論理回路用と
して顕著な効果を呈する。
ば、SITのソース側へ電位障壁を設けることによ
り、電子の移動がドリフト作用へ依存するものと
なり、同時に少数キヤリヤの蓄積が減少するた
め、高変換コンダクタンスと共に高応答速度の
SITが容易に実現し、高速動作のSITLが得ら
れ、益々高速動作の要求される各種論理回路用と
して顕著な効果を呈する。
第１図は従来例を示し、ａは平面図、ｂはａに
おけるＡ―Ａ断面図、ｃはａおよびｂに示すもの
の等価回路、第２図は本発明の実施例を示し、ａ
は平面図、ｂはａにおけるＡ―Ａ断面図、ｃはａ
およびｂに示すものの等価回路であ。 １……半導体基板、２……半導体層、３……第
１半導体領域、４……第２半導体領域、５……第
３半導体領域、１０……第４半導体領域、１１…
…第５半導体領域。
おけるＡ―Ａ断面図、ｃはａおよびｂに示すもの
の等価回路、第２図は本発明の実施例を示し、ａ
は平面図、ｂはａにおけるＡ―Ａ断面図、ｃはａ
およびｂに示すものの等価回路であ。 １……半導体基板、２……半導体層、３……第
１半導体領域、４……第２半導体領域、５……第
３半導体領域、１０……第４半導体領域、１１…
…第５半導体領域。
Claims (1)
- 【特許請求の範囲】 １ 低比抵抗の第１導電型半導体基板と、該半導
体基板の表面へ密接して形成した高比抵抗の第１
導電型半導体層と、該半導体層の表面側へその表
面を露出しかつ互に隔離して形成された第１導電
型と逆極性を有する第２導電型の第１および第２
半導体領域と、前記半導体層の表面側へその表面
が露出しかつ前記第２半導体領域と隣接して形成
された第１導電型の第３半導体領域とからなる静
電誘導型半導体装置において、前記第３半導体領
域直下の前記半導体層における前記半導体基板と
の対向部位へ該半導体基板の表面を包含して形成
された第１導電型の第４半導体領域と、該第４半
導体領域と接して前記半導体基板の表面側へ形成
した前記第２導電型の第５半導体領域とを備えた
ことを特徴とする静電誘導型半導体論理回路装
置。 ２ 低比抵抗の第１導電型半導体基板と、該半導
体基板の表面へ密接して形成した高比抵抗の第１
導電型半導体層と、該半導体層の表面側へその表
面を露出しかつ互に隔離して形成された第１導電
型と逆極性を有する第２導電型の第１および第２
半導体領域と、前記半導体層の表面側へその表面
が露出しかつ前記第２半導体領域と隣接して形成
された第１導電型の第３半導体層領域とからなる
静電誘導型半導体装置において、前記第３半導体
領域直下と対応する前記半導体基板における前記
半導体層との対向部位へ該半導体基板の表面を包
含して選択的に前記第２導電型の不純物を導入す
ることによつて第２導電型の第５半導体領域を形
成し、ついで、その表面へ前記半導体層を形成し
たうえ、前記第５半導体領域のオートドーピング
により該第５半導体領域と接する前記半導体層の
前記半導体基板側へ第１導電型の第４半導体領域
を形成したことを特徴とする静電誘導型半導体論
理回路の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9684278A JPS5524434A (en) | 1978-08-09 | 1978-08-09 | Static induction semiconductor logical circuit device and its manufacturing method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9684278A JPS5524434A (en) | 1978-08-09 | 1978-08-09 | Static induction semiconductor logical circuit device and its manufacturing method |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5524434A JPS5524434A (en) | 1980-02-21 |
| JPS6129550B2 true JPS6129550B2 (ja) | 1986-07-07 |
Family
ID=14175760
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9684278A Granted JPS5524434A (en) | 1978-08-09 | 1978-08-09 | Static induction semiconductor logical circuit device and its manufacturing method |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5524434A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0795592B2 (ja) * | 1987-04-14 | 1995-10-11 | 株式会社豊田中央研究所 | 静電誘導型半導体装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53121581A (en) * | 1977-03-31 | 1978-10-24 | Seiko Instr & Electronics Ltd | Logical element of electrostatic inductive transistor |
-
1978
- 1978-08-09 JP JP9684278A patent/JPS5524434A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5524434A (en) | 1980-02-21 |
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