JPS6225539A - 高速デジタルインタフエ−スの疑似障害設定方式 - Google Patents
高速デジタルインタフエ−スの疑似障害設定方式Info
- Publication number
- JPS6225539A JPS6225539A JP60163818A JP16381885A JPS6225539A JP S6225539 A JPS6225539 A JP S6225539A JP 60163818 A JP60163818 A JP 60163818A JP 16381885 A JP16381885 A JP 16381885A JP S6225539 A JPS6225539 A JP S6225539A
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- JP
- Japan
- Prior art keywords
- pseudo
- data
- speed digital
- fault
- digital interface
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、データ通信に適用される通信処理システムに
おける高速デジタルインクフェースの疑似障害設定方式
に関する。
おける高速デジタルインクフェースの疑似障害設定方式
に関する。
従来、データ通信において２回線障害、端末断。
その他回線の使用状態等により発生する高速デソタルイ
ンタフェースの障害状況の有無を試験するために２通信
処理装置に高速デジタルインタフェース障害ビットに対
応して疑似障害データを設定し２回線の折返し時にデー
タの内容をこれ等の疑似障害データに変更して送出する
方法が採られている。
ンタフェースの障害状況の有無を試験するために２通信
処理装置に高速デジタルインタフェース障害ビットに対
応して疑似障害データを設定し２回線の折返し時にデー
タの内容をこれ等の疑似障害データに変更して送出する
方法が採られている。
しかし乍ら、上記従来の高速ディジタルインタフェース
疑似障害設定方式は、高速ディジタルインタフェースの
障害ビットに対応して疑似障害データを設定しようとす
るとき、何種類ものデータの組合せをメモリに展開しな
ければならない。そのために、メモリ容量を多く必要と
し、多くの疑障データの内容をあらかじめ変更し、設定
しておくことが出来ないと言う欠点があった。
疑似障害設定方式は、高速ディジタルインタフェースの
障害ビットに対応して疑似障害データを設定しようとす
るとき、何種類ものデータの組合せをメモリに展開しな
ければならない。そのために、メモリ容量を多く必要と
し、多くの疑障データの内容をあらかじめ変更し、設定
しておくことが出来ないと言う欠点があった。
以下余白
〔問題点を解決するだめの手段〕
本発明による高速ディジタルインタフェース疑。
似障害設定方式は、障害ビット対応に疑似障害情報を発
生する手段と、該疑似障害情報発生手段で発生した疑似
障害情報を高速デジタルインタフェースの障害ビットと
して設定する手段とを設け。
生する手段と、該疑似障害情報発生手段で発生した疑似
障害情報を高速デジタルインタフェースの障害ビットと
して設定する手段とを設け。
回線折返し時に障害ビットごとに対応する疑似障害情報
を送出するようにしたことを特徴とする。
を送出するようにしたことを特徴とする。
次に９本発明による疑似障害設定方式について実施例を
挙げ２図面を参照して説明する。
挙げ２図面を参照して説明する。
第１図は本発明による実施例の構成を示すブロック図で
ある。この例は２通信処理装置内に設けられ、アドレス
をデコードして各ンジスタの選択信号を作成するアドレ
スデコード回路３と２回線とのデータ送信に関する制御
を行う送信制御回路４と、送信するサービス情報チャネ
ルの内容を任意に設定することが出来る疑似障害設定回
路５と。
ある。この例は２通信処理装置内に設けられ、アドレス
をデコードして各ンジスタの選択信号を作成するアドレ
スデコード回路３と２回線とのデータ送信に関する制御
を行う送信制御回路４と、送信するサービス情報チャネ
ルの内容を任意に設定することが出来る疑似障害設定回
路５と。
高速ディジタルインタフェースの組立を行うカウンタ６
と、チャネル選択回路７と、データバス１を介して制御
するだめの読出しおよび書込み・ぐルスを発生する制御
信号発生回路（図示されていない）８とから構成されて
いる。高速ディジタルインタフェースの障害ビットを設
定する場合１例えば、上位制御部の制御により疑似障害
ンジスタセット命令が出され、これが上位制御部でデコ
ードされた疑似障害レソスタ命令であるならば、命令で
指定されたアドレスがアドレスバス２を通してアドレス
デコード回路３に与えられる。そして。
と、チャネル選択回路７と、データバス１を介して制御
するだめの読出しおよび書込み・ぐルスを発生する制御
信号発生回路（図示されていない）８とから構成されて
いる。高速ディジタルインタフェースの障害ビットを設
定する場合１例えば、上位制御部の制御により疑似障害
ンジスタセット命令が出され、これが上位制御部でデコ
ードされた疑似障害レソスタ命令であるならば、命令で
指定されたアドレスがアドレスバス２を通してアドレス
デコード回路３に与えられる。そして。
このアドレスデコード回路３でレノスタを選択す−る選
択信号が発生する。また、書込みに必要なライトパルス
を制御信号発生回路８で発生させ、そのライト）Ｒルス
をデータパ／ｒ、１を介して送出することにより、命令
で指定された疑似障害ビットデータが疑似障害設定回路
５内のＶジスタにセットされる。
択信号が発生する。また、書込みに必要なライトパルス
を制御信号発生回路８で発生させ、そのライト）Ｒルス
をデータパ／ｒ、１を介して送出することにより、命令
で指定された疑似障害ビットデータが疑似障害設定回路
５内のＶジスタにセットされる。
上位装置から送信コマンドが送出され、上位装置のパン
ツアメモリからのマルチフレームデータが上位制御部の
制御によりデータバス１を通して送信制御回路４に与え
られると、ここで高速デジタルインタフェースのデータ
配列、ｆなりちに２図に示すごときフレーム構成に組立
てられる。このフレーム構成において、Ａ−１〜Ａ−４
はサービス情報チャネル、Ｂは情報チャネル、Ｃは信号
チャネルを示している。このように組立てられたデータ
はチャネル選択回路７に導かれ、ピクトカウンタ、バイ
トカウンタ及びマルチフレームカウンタ回路で構成され
るカウンタ６の制御をうけて選択され、相手回線、ある
いは網側に送出される。
ツアメモリからのマルチフレームデータが上位制御部の
制御によりデータバス１を通して送信制御回路４に与え
られると、ここで高速デジタルインタフェースのデータ
配列、ｆなりちに２図に示すごときフレーム構成に組立
てられる。このフレーム構成において、Ａ−１〜Ａ−４
はサービス情報チャネル、Ｂは情報チャネル、Ｃは信号
チャネルを示している。このように組立てられたデータ
はチャネル選択回路７に導かれ、ピクトカウンタ、バイ
トカウンタ及びマルチフレームカウンタ回路で構成され
るカウンタ６の制御をうけて選択され、相手回線、ある
いは網側に送出される。
この送出時に、第２図に示される高速ディジタルインタ
フェースのフレーム内のデータカ障害ヒツト位置（サー
ビス情報チャネル）になると、カウンタ回路６がその時
点を検出し、その出力によりチャネル選択回路７が疑似
障害設定回路５の疑似障害ビットデータを出力側に導出
すべく切替えられる。このようにして、網内で発生する
障害ビット情報、すなわちサービス情報を回線アダプタ
側で疑似的に発生させることができる゛。
フェースのフレーム内のデータカ障害ヒツト位置（サー
ビス情報チャネル）になると、カウンタ回路６がその時
点を検出し、その出力によりチャネル選択回路７が疑似
障害設定回路５の疑似障害ビットデータを出力側に導出
すべく切替えられる。このようにして、網内で発生する
障害ビット情報、すなわちサービス情報を回線アダプタ
側で疑似的に発生させることができる゛。
以上の説明により明らかなように２本発明によれば、障
害ビット対応に疑似障害情報を発生し。
害ビット対応に疑似障害情報を発生し。
その疑似障害情報を高速デノタルインタフェースの障害
ビットとして設定することにより、障害ビットごとに疑
障データの内容をあらかじめ変更して設定することがで
きるし、また、何種類もの疑似障害データをメモリに展
開させる必要がなくなり、メモリ容重の負担が軽減され
る点において得られる効果は大きい。
ビットとして設定することにより、障害ビットごとに疑
障データの内容をあらかじめ変更して設定することがで
きるし、また、何種類もの疑似障害データをメモリに展
開させる必要がなくなり、メモリ容重の負担が軽減され
る点において得られる効果は大きい。
第１図は本発明による実施例の構成を示すプロ図である
。 図において、ｌはデータバス、２はアドレスバス、３は
アドレスデコード回路、４は送信制御回路、５は疑似障
害設定回路、６はカウンタ、７はチャネル選択回路であ
る。 第１図
。 図において、ｌはデータバス、２はアドレスバス、３は
アドレスデコード回路、４は送信制御回路、５は疑似障
害設定回路、６はカウンタ、７はチャネル選択回路であ
る。 第１図
Claims (1)
- 障害ビット対応に疑似障害情報を発生する手段と、該疑
似障害情報発生手段で発生した疑似障害情報を高速デジ
タルインタフェースの障害ビットとして設定する手段と
を設け、回線折返し時に障害ビットごとに対応する疑似
障害情報を送出するようにしたことを特徴とする通信処
理システムにおける高速デジタルインタフェースの疑似
障害設定方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60163818A JPS6225539A (ja) | 1985-07-26 | 1985-07-26 | 高速デジタルインタフエ−スの疑似障害設定方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60163818A JPS6225539A (ja) | 1985-07-26 | 1985-07-26 | 高速デジタルインタフエ−スの疑似障害設定方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6225539A true JPS6225539A (ja) | 1987-02-03 |
Family
ID=15781306
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60163818A Pending JPS6225539A (ja) | 1985-07-26 | 1985-07-26 | 高速デジタルインタフエ−スの疑似障害設定方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6225539A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS511486A (ja) * | 1974-05-29 | 1976-01-08 | Richter Gedeon Vegyeszet |
-
1985
- 1985-07-26 JP JP60163818A patent/JPS6225539A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS511486A (ja) * | 1974-05-29 | 1976-01-08 | Richter Gedeon Vegyeszet |
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