JPS62256541A - デイジタル信号伝送方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 送信側で一つの高速ディジタル信号（以下高速原信号と
略記）をｎ個（ｎ≧２）の低速伝送路に分配して並列に
送信しく以下それぞれの信号を低速分配信号と略記）、
受信側で再び高速原信号に合成するディジタル信号伝送
方式において、送信側で、ｎ個の低速分配信号の何れで
あるかを判別するための符号（以下判別符号と略記）を
それぞれに付加して送信し、 受信側では、それぞれの低速分配信号を正しく受信でき
るよう前記判別符号を取出して判別し、クロツタ信号の
位相を自動切換供給することによって・ 途中伝送路の運用・保守操作上の原因で、初期に設定さ
れた伝送路の通常の接続が誤って接続された場合でも、
受信側で高速原信号を正確に復原することを可能とする
。

〔産業上の利用分野〕

高速ディジタル信号を第１〜第ｎの低速ディジタル信号
に分け、これらを第１〜第ｎの伝送路に並列伝送し、受
信側ではそれぞれ第１〜第ｎの低速ディジタル信号用ク
ロックにて該第１〜第ｎの低速ディジタル信号を受信し
、これらを合成して高速ディジタル信号に復原するディ
ジタル信号伝送方式の改良に関する。

ディジタル通信の分野では、特にテレビ信号のディジタ
ル伝送等のような高速ディジタル伝送の場合に、伝送路
の伝送容ｆｉ（伝送速度）の制約を経済的に解決する方
法として、第２図ディジタル信号並列伝送システムのブ
ロック図の（Ａ）に示すように、送信側分配部１によっ
て高速原信号をｎ個の低速分配信号に分けてそれぞれを
伝送路第１〜第ｎに並列に送信し、受信側合成部４によ
って再びもとの信号に合成する方法がよく用いられてい
る。

一方、伝送経路中には回線構成上の理由で第２図の７お
よび８に示すように何個所かに分岐・多重変換装置が介
在し、それらは現実に運営・保守上の必要性から回線切
替え・収容替え等の操作を行う機会が多い。従って、前
記ディジタル信号の並列伝送方式の場合に、第２図（Ａ
）に示すように初期に設定された伝送路送受端間の通常
の接続が、運営・保守の過程で誤って、第２図（Ｂ）の
分岐・多重変換装置８のように逆転して接続される場合
がある。

此の場合には受信側で誤った信号合成をすることとなり
、またこれを復旧するためには手配・作業時間を要する
ので、伝送路接続の如何に関わらず常に正確な信号受信
の可能な方式が望まれる。

〔従来の技術〕

まず、ｎ＝２の場合を例として説明する。

第３図は従来例の通常接続における回路構成を示すブロ
ック図、第４図は従来例の通常接続の場合を説明するタ
イムチャートで、第４図中の（Ａ）。

（Ｂ）、　（Ｃ）、・・・・・・　（Ｎ）はそれぞれ第
３図中に付した記号ａ、ｂ、ｃ、　　・・・・・・ｎに
対応させである。

第３図の送信側分配部ｌにおいて、 パルス発生回路１４は、各回路に必要なパルスをメイン
クロック（ＭＣＬ）から生成し供給する回路である。

まず高速原信号は、フリップフロップ回路（以下ＰＦ回
路と略記）１１のＤ端子に入力される。

ＦＦ回路１１のＣＰ端子には、パルス発生回路１４から
第４図（Ａ）に示すような高速クロック信号ＣＬ。

が供給されているので、入力された高速原信号は第４図
（Ｂ）に示すような高速ディジタル信号として出力され
、次段のＦＦ回路１２および１３の入力となる。

ＦＦ回路１２のＣＰ端子には、第４図（Ｃ）に示すよう
な、繰り返し周波数がＣＬ、の繰り返し周波数の１／２
である低速クロック信号ＣＬ、が、パルス発生回路１４
から供給されているので、ＦＦ回路１２は第４図に示す
ように高速原信号の奇数番目のディジタル信号（Ｄ）を
順次出力し、フレーム構成回路２１による所定のフレー
ム構成の後、第１の低速分配信号として第１の伝送路へ
送出する。

また、ＦＦ回路１３のＣＰ端子には第４図（Ｅ）に示す
ようなＣＬ２と位相の反転したパルスが供給されている
ので、ＦＦ回路１３は第４図ＣＰ）に示すように高速原
信号の偶数番目のディジタル信号を順次出力し、第２の
低速分配信号としてフレーム構成回路２２から第２の伝
送路へ送出する。

次に、伝送路は初期設定のまま通常接続状態にあるので
、 受信側合成部４において、 フレーム分解回路３１は第１の伝送路からの第１の低速
分配信号を受信し、ここで分離された第１の分配ディジ
タル信号（Ｄ）がＦＦ回路４１へ入力される。　また、
フレーム分解回路３２は第２の伝送路からの第２の低速
分配信号を受信し、分離された第２の分配ディジタル信
号（Ｆ）がＦＦ回路４２へ入力される。　ＦＦ回路４１
および４２に供給されている低速クロック信号ＣＬ２’
　は、フレーみ分解回路３２で取り出したパルスからク
ロック抽出回路３３により抽出したクロック信号で、第
４図（Ｇ）に示すように送信側の低速クロック信号ＣＬ
、に同期している。

従っ“て、ＦＦ回路４１に入力された第１の分配ディジ
タル信号（Ｄ）は、（）１）に示すＱＣ（出力制御）入
力パルスのタイミングで（１）に示す波形のＱ出力信号
となり、 ＦＦ回路４２に入力された第２の分配ディジタル信号（
Ｆ）は、（Ｋ）に示すような（Ｉｊ）に比してπだけ位
相遅れのｏＣ入カパルスのタイミングで、（Ｌ）に示す
波形のＱ出力信号となって、 それぞれ順次交互にＦＦ回路４３に入力される。

これらの信号はＦＦ回路４３で（Ｍ）示す高速クロック
信号ＣＬ、’（繰り返し周波数はＣＬ、’の繰り返し周
波数の２倍）により受信されるので、ＦＦ回路４３のＱ
出力として（Ｎ）に示すような合成信号出力が復原され
る。

次に、分配数ｎ≧３の場合には、 各低速分配信号用クロックとして、 （ア）繰り返し周波数がＣＬ　Ｉ　／　ｎであって、か
つ（イ）第２〜第ｎの低速分配信号用クロックについて
は、第１の低速分配信号用クロックに対する位相遅れが
、 第２の低速分配信号用クロックは２π×□第ｎの低速分
配信号用クロックは２π×□であるｎ個のパルスをパル
ス発生回路で発生させ、それぞれのＦＦ回路のクロック
信号として供給すれば、前記説明と類似の手段で分配・
合成が可能である。

〔発明が解決しようとする問題点〕

しかしながら、第２図（Ａ）の如く初期設定されていた
並列伝送路の通常の接続が、第２図（Ｂ）に示すように
運営・保守の過程で誤って逆転して接続された場合には
、第１の低速分配信号がフレーム分解回路３２へ、第２
の低速分配信号がフレーム分解回路３１へ入力される。

即ち、ｎ＝２の場合の第３図で説明すれば、第１の分配
ディジタル信号（Ｄ）がＦＦ回路４２へ、第２の分配デ
ィジタル信号（Ｆ）がＦＦ回路４１へ入力され、（Ｄ）
と（Ｆ）とは第３図中に付した記号の状態でなく、互い
に入れ換わって入力される。

この状態での従来例の受信側動作は、 第５図従来例の逆転接続の場合を説明する受信側タイム
チャートに示すように、第１の分配ディジタル信号（Ｄ
）はＦＦ回路４２のＯＣ入カパルス（Ｋ）のタイミング
で（Ｌ）に示すようなＦＦ回路４２の出力信号となり、
また第２の分配ディジタル信号（Ｆ）はＦＦ回路４１の
ＯＣ入カパルス（１１）のタイミングで（１）に示す出
力信号となる。

これらはＦＦ回路４３に入力され（Ｍ）に示す高速クロ
ック信号ＣＬ、’で受信されるので、そのＱ出力は高速
合成信号出力となるが、 この出力信号は第５図（Ｎ）に示すように、本来ディジ
タル符号■があるべき当該フレームの先頭のディジット
に、同図中にＸで示した前フレームの別符号が混入する
こととなる。

従って、以降のディジタル符号位置が一つずれ、奇数番
と偶数番の符号が入れ違いとなって誤った合成信号を出
力することになる。

また、この状態を発見し伝送路の逆転接続を正規に戻し
障害を回復させるためには、かなりの時間を要するとい
う問題点がある。

〔問題点を解決するための手段〕

上記問題点は、第１〜第ｎの低速分配信号を受信した各
ＦＦ回路に常に正しい位相で受信できるクロック信号を
供給するため、第１図に示すように送信側では、低速分
配信号が第１〜第ｎの何れであるかを判別するための判
別符号を判別符号発主回路５で発生させ、これらをフレ
ーム構成回路２′で各低速分配信号に付加して送出し、
受信側では、フレーム分解回路３′において判別符号を
取出してクロック切換回路６に入力し、クロック切換回
路６が各判別符号を判別して、合成用の各ＦＦ回路が信
号を正しい位相のクロック信号で受信できるよう、クロ
ック信号の位相を切換えて供給するようにした本発明に
よるディジタル信号伝送方式によって解決される。

〔作用〕　　　　　　　　。

本発明によれば、高速ディジタル信号をｎ個の低速ディ
ジタル信号に分配して伝送路の伝送容量（伝送速度）の
制約を避ける従来例のディジタル信号並列伝送方式にお
いて、各低速分配信号の何れであるかを判別する判別符
号を付加した低速分配信号を送信し、受信側でこれを判
別して高速原信号を正確に復元できるよう合成回路に供
給するクロック信号の位相を切換え供給することによっ
て、途中伝送路の接続が変更された時でも瞬時の誤りも
なく正確な合成信号を受信側に出力することが可能であ
る。

〔実施例〕

以下ｎ＝２の場合について、第７図本発明の詳細な説明
する信号ビット構成図に示すように、第１の低速分配信
号の判別符号として“１”を、第２の低速分配信号の判
別符号として“０”をイ］加した実施例を説明する。

第６図本発明の実施例の回路構成を示すプロ・ツク図に
おいて、ＦＦ回路１１，１２．１３．４１，４２．４３
　、パルス発生回路１４、クロック抽出回路３３は第３
図の従来例と同一の回路であり、また、判別符号発生回
路５、クロック切換回路６は本発明の実施例での追加回
路、フレーム構成回路２１’　２２’　、フレーム分解
回路３１’　３２’　は伝送フレームの構成・分解にお
いてそれぞれ判別符号の付加・取出機能を追加した本発
明の実施例の回路である。

第６図の送信側分配部１′において、 フレーム構成回路２１′および２２′には従来機能の他
に、第７図本発明の詳細な説明する信号と・ノド構成図
に示すように、該当ディジ・ノドにそれぞれ１　”　（
ｌｌｉｇｈレベル）および’Ｏ’（ＬｏｗレベＪＬ／）
を挿入する機能をもたせである。

従って、第７図のビット構成の第１および第２の低速分
配信号が、第６図の第１および第２の並列伝送路へそれ
ぞれ送出される。

第６図の受信側合成部４′において、 まず、フレーム分解回路３１′および３２′はフレーム
分解の過程で、受信した低速分配信号から判別符号を取
り出し、それぞれクロック切換回路６の６１および６２
に入力する。

また、クロック切換回路６の６３には、クロック抽出回
路３３から低速クロック信号ＣＬｚ’が入力されている
。

次に、クロック切換回路６について、第８図の本発明の
実施例のクロック切換回路ブロック図によって、６３へ
の入力クロック信号ＣＬ、ｔ’　と６４の出力パルスの
位相関係を説明する。

ｉ）、伝送路が第２図（Ａ）に示すように通常接続の場
合、 ６１には第１の判別符号“１”が、 ６２には第２の判別符号“θ′″が入力されているので
、６３０入力ＣＬｚ’　と６４の出力との間の真理値表
は 即ち、６４の出力パルスは６３の入力り口・ツク信号Ｃ
Ｌｚ’　と同位相である。

ｉｉ）伝送路が第２図（Ｂ）に示すように逆転接続の場
合、 ６１には第２の判別符号″０”が、 ６２には第１の判別符号“１”が入力されているので、
６３の入力ＣＬ、’　と６４の出力との間の真理値表は 即ち、６４の出力パルスは６３の入力クロ、７り信号Ｃ
Ｌ、’の位相を反転したパルスである。

従って、ＦＦ回路４１．４２および４３による信号合成
のタイムチャートは、 伝送路が通常接続の場合には第４図従来例の通常接続の
場合を説明するタイムチャートの受信側と全く同一であ
る。

また、伝送路が逆転接続の場合については、第９図実施
例の逆転接続の場合の受信側タイムチャートの（Ｇ）′
及び（Ｊ）に示すように、ＦＦ回路４１のＣＰ入力パル
スとＦＦ回路４２のＣＰ入力パルスとの間の位相関係が
、伝送路が通常接続の場合の反転杖態にある。

従って、ＦＦ回路４２に入力された第１の分配ディジタ
ル信号（Ｄ）は（Ｋ）に示す。ｃ入力パルスのタイミン
グで（１，）に示すようなＱ出力信号となり、また、Ｆ
Ｆ回路４１に入力された第２の分配ディジタル信号（Ｆ
）は（１１）に示すＯＣ入カパルスのタイミングで（１
）に示すようなＱ出力信号となる。

これらはＦＦ回路４３に入力され、出力に（Ｎ）に示す
ような正しい合成信号を得る。

即ち、第１、第２の低速分配信号の接続の逆転に対応し
て各ＦＦ回路へのｃｐ入力位相も反転させるので、通常
接続・逆転接続の如何に関わりなく、常に正確に高速原
信号を合成することが可能である。

以上説明したように、分配数ｎ＝２の場合には前車な判
別符号および回路構成で済み、本発明の適用による経済
的な効果も特に大きい。

またｎ≧３の場合には、各低速分配信号の判別符号を０
０．０１．１０．１１．・・・・・・の如く必要に応じ
て２ビット以上で構成し、これらを判別の上それぞれの
低速分配信号に対応した位相のクロック信号を各ＦＦ回
路に供給することにより、前記説明と同様に高速原信号
の正しい合成が常に可能である。

〔発明の効果〕

以上説明したように本発明は、高速ディジタル原信号を
送信側から第１〜第ｎの低速ディジタル信号に分配して
並列伝送するディジタル信号伝送方式において、 送信側から低速分配信号の何れであるかを判別するため
の判別符号を付加して送出し、受信側でばこれをクロッ
ク切換回路が判別して、高速原信号を正しく合成できる
位相のクロック信号を合成回路へ自動切り換え供給する
ので、伝送路の送受端の対向が誤って接続された場合で
も常に高速原信号の復原が可能であって、障害回避の効
果および回線の初期設定時の作業軽減の効果が大きい。

【図面の簡単な説明】

第１図は本発明の原理説明図、 第２図はディジタル信号並列伝送システムのブロック図
、 第３図は従来例の通常接続における回路構成を示すブロ
ック図、 第４図は従来例の通常接続の場合を説明するタイムチャ
ート、 第５図は従来例の逆転接続の場合を説明する受信側タイ
ムチャート、 第６図は本発明の実施例の回路構成を示すブロック図 第７図は本発明の詳細な説明する信号ビット構成図、 第８図は本発明の実施例のクロック切換回路ブロック図
、 第９図は本発明の実施例の逆転接続の場合を説明する受
信側タイムチャート である。 図において、 ■、ビは　送信側分配部、 ２′は　フレーム構成回路、 ３′は　フレーム分解回路、 ４．４′は　受信側合成部、 ５　　　は　判別符号発生回路、 ６　　　は　クロック切換回路、 ７．８　は　分岐・多重変換装置、 １４　　　　は　パルス発生回路、 １１．１２．１３． ４１．４２．４３　　は　フリソプフＩコツプ回路、２
１．２２．２１’　、２２’は　フレーム構成回路、３
１．３２．３１’　、３２’は　フレーム分解回路、３
３′は　クロック抽出回路 である。 第１図 （Ａ）通常接続の場合 （Ｂ）逆転接続の場合 ディジタル信号並列伝送システムのブロック図第２図 １フレーム　　　　　　　　　、 −・第４の判朗唱号“１°　　゛ □　　　埴■財デ号（１ビツト） 本発明の詳細な説明する信号ビット構成図第７図 出力（ＦＦ回路４１．４２へ） ＣＬ、’入力（クロック抽出回路羽から）本発明の実施
例のクロック切換回路ブロック図第８図 （ＩＩ）　ＦＦ回路４１のＯＣ入入力ルス（１）　ＦＦ
回路４１のＱ出力信号 （Ｊ）　ＦＦ回路４２のＣＰ入力パルス（Ｋ）　ＦＦ回
路４２のＱＣ入入力ルス（Ｌ）　ＦＦ回路４２のＱ出力
信号 （Ｍ）高速クロック信号ＣＬ、’ 従来例の逆転接続の場合 辷ヒ戸し７ヒ７Ｌ　− ；：、： を説明する受信側タイムチャート 第５図 （Ｇ）低速クロック信号ＣＬｚ’ （Ｇ）’　ＦＦ回路４１のＣＰ入力パルス（Ｈ）　ＦＦ
回路４１の○Ｃ入入力ルス（１）　ＦＦ回路４１のＱ出
力信号 （Ｊ）　ＦＦ回路４２のＣＰ入力パルス（Ｋ）　ＦＦ回
路４２（７）ＱＣ入入力ルス（いＦＦ回路４２のＱ出力
信号 （Ｍ）高速クロック信号ＣＬ、’ 本発明の実施例の逆転接続０ ’Ｊ’　（’　］−「■」］−’− ｊ　　　　　′　　　　−°′”−” ■　１　■　　■　　■°　・−・・ ）場合を説明する受信側タイムチャート第９図

Claims (1)

1. 【特許請求の範囲】 高速ディジタル信号を第１〜第ｎ（ｎ≧２）の低速ディ
   ジタル信号とし、それぞれ第１〜第ｎの伝送路に分配し
   て並列伝送し、受信側ではそれぞれ第１〜第ｎの低速デ
   ィジタル信号用クロックにて該第１〜第ｎの低速ディジ
   タル信号を受信し、これらを合成して高速ディジタル信
   号に復原するディジタル信号伝送方式において、 送信側分配部（１′）では、受信側で該第１〜第ｎの低
   速ディジタル信号の何れであるかを判別させるための、
   第１〜第ｎの判別符号を発生する判別符号発生回路（５
   ）を設けて、フレーム構成回路（２′）により該判別符
   号を各低速ディジタル信号に付加し、 受信側合成部（４′）では、該第１〜第ｎの伝送路より
   入力される低速ディジタル信号から該第１〜第ｎの判別
   符号を取出し、取出した第１〜第ｎの符号を判別するこ
   とにより、第１の判別符号を取出した伝送路側には第１
   の低速ディジタル信号用のクロックを供給し、以下第ｎ
   の判別符号を取出した伝送路側には第ｎの低速ディジタ
   ル信号用のクロックを供給するクロック切換回路（６）
   を設けることを特徴とするディジタル信号伝送方式。