JPS62260227A - 乗算回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は乗算回路に関し、例えば、乗算出力が乗算回
路の入力側にフィードバックされて繰り返し演算される
ようなディジタルフィルタや電子楽器のエンベロープ波
形発生回路残響効果装置等に適用し得るものである。

〔発明の概要〕

この発明は、乗算回路において、入力データに乗数デー
タを乗算して得られた積データのうち上位ビットデータ
に対して、下位ビットデータの値に対応する確率で発生
するｌ加算制御信号を加算して乗算出力データとするよ
うにすることにより、誤差の小さい所定ビット数の乗算
出力データを得るようにしたものである。

〔従来の技術〕

従来、例えば、２次のＩ　Ｉ　Ｒ（ｉｎｆｉｎｉｔｅ　
ｉｍｐｕｌｓｅ　ｒｅｓρｏｎｓｅ　）フイシレタ、シ
ティスフィルタ等のディジタルフィルタや、電子楽器の
エンベロープ発生回路、残響効果装置等には、乗算回路
が使用されている。

このような装置においては、乗算回路からの乗算結果を
示す積データがデータ処理回路を介してデータ処理され
た後、当該乗算回路の乗算入力データとしてフィードバ
ックされるようになされ、かくして乗算回路を用いて繰
り返し演算を実行する。そのため、繰り返し演算によっ
て積データが発散することを防止するように、入力デー
タに対して乗算する乗数データを「１」より小さく選定
している。

従って、例えば、Ｍビットの整数部データでなる入力デ
ータに対してＮビットの小数部データでなる乗数データ
を乗算回路において乗算したとき、乗算結果として、整
数部がＭビットであって全体が最大Ｍ＋Ｎビットの積デ
ータＭＵＬが得られる。

ところで、上述したような乗算回路を用いて、電子楽器
のエンベロープ波形を表す波形信号を発生する方法とし
て、第８図に示すような関数信号発生回路が提案されて
いる（特公昭５７−３９４３４号公報）。

この関数信号発生回路は、シフトレジスタ１の出力端に
得られる現在値データＳｂを、減算器２にフィードバッ
クして目標値データＳ、から減算し、その減算出力り、
に対して乗算器３において数値１以下の値（例えば２−
１）をもつ微小係数データＳｃを乗算する。かくして乗
算器３の出力端に得られるデータＤ２は、目標値データ
Ｓ、と現在値データｓｈとの差に対応ず養大きさをもつ
微小値データになる。

この微小値データＤ２は、ゲート回路４を介してクロッ
ク信号ＣＫのタイミングで加算器５に一方の加算入力と
して与えられる。加算器５には、現在値データＳｈが他
方の加算入力として与えられており、かくして加算器５
の出力端に現在値データＳｂに微小値データＤｔをクロ
ック信号ＣＫのタイミングで加算してｊテくことによっ
て時間の経過に従って微小値データＤオの分だけ増大又
は減少して行く加算出力Ｄ３が得られ、この加算出力り
、がシフトレジスタｌに新たな現在値データとして入力
される。

第８図の構成において、シフトレジスタ１は遅延回路と
して動作し、その遅延時間が経過するごとに新たな現在
値データＳ１が減算器２に送出されることにより、目標
値データＳ、と現在値データＳｂとの差に対応する微小
値データＤ３が繰り返し現在値データＳｂに加算される
。かくして第９図又は第１０図に示すように、時間の経
過に従ってｂｉ値Ｓ１に近づいて行くように増大し又は
減少して行くような立上り波形又は立下り波形を表す関
数信号を発生することができる。

〔発明が解決しようとする問題点〕

ところがこの構成の関数信号発生回路は、現在値データ
Ｓｂが目標値データＳ、に近づいて、乗算器３の乗算結
果が非常に小さな値になって、微小値データＤ２の値が
加算器５の演算可能な最小値以下になったときには、加
算器５がこれを切り捨ててしまうために、これが誤差と
なって、現在値データＳｂが目標値データＳ、に到達で
きなくなる。

実際上、加算器５が加算動作を行い得る加算入力データ
の値（これを便宜上整数値とする）が制限されていると
考えれば、小数点以下の値（すなわち小数）をもつ加算
入力については加算動作をなし得ず、結局乗算器３の出
力である微小値データＤ２が小数点以下の値であれば、
切り捨てられる結果になる。

そのため、第９図、第１０図に示すように、現在値Ｓ、
が目標値に近づくと微小値データＤｔが加算器５に加算
できな（なることにより、−関数信号に誤差ΔＥ１、Δ
Ｅ、が残るおそれがある。

要するに、乗算器３の乗算結果の下位ビット（小数部の
データ）が切り捨てられ上位ビット（整数部のデータ）
だけが次段の加算回路５において乗算出力データとして
利用されることになる。

そこで、小数部のデータを切り捨てる場合に、四捨五入
して切り捨てるようにすることが考えられる。しかし、
２進化されたデータを四捨五入しようとすると、その構
成は非常に複雑になる。

この発明は以上の点を考慮してなされたもので、乗算結
果の下位ビットを切り捨て残りの上位ビットを実質的な
乗算出力データとして使用する場合において、この乗算
出力データが有する誤差をできるだけ小さく抑えること
のできる乗算回路を提供しようとするものである。

〔問題点を解決するための手段〕

かかる問題点を解決するためこの発明においては、第１
１図において原理的構成として示すように入力データＳ
、に乗数データＳｔを乗算する乗算手段ＭＵＬと、　乗
算手段ＭＵＬから出力される積データＳ３のうち所定ビ
ット数の下位ビットデータＳ４の値に対応する確率で１
加算制御信号Ｓ、を発生する桁上げ制御手段ＣＡＲと、
積データＳ、のうちの上位ビットデータＳ、と１加算制
御信号Ｓ、とを加算する加算手段ＡＤＤとを具え、加算
手段ＡＤＤにおける加算値を乗算出力データＳ、とする
ようにする。

〔作用〕

第１１図において、桁上げ制御手段ＣＡＲは、乗算手段
ＭＵＬの積データＳ、のうち、小数部データＳ４の値に
対応する確率で論理「１」レベルに立ち上がるような１
加算制御信号ｓ６を発生する。一般に小数値は、１に対
する割合（例えば百分率）を表していることから小数値
は整数値の「１」になる確率を表している。従って、小
数部データＳ、はこれを繰り返し加算したとき整数値「
１」になるまでに要する時間を表しており、小数部デー
タＳ４の数値が小さければ確率は小さくなることにより
、小数部データｓ４を繰り返し加算したとき整数値「１
」になるまでの時間は長くなる。これに対して小数部デ
ータＳ４の値が大きければ、小数部データＳ４を繰り返
し加算したとき整数値「１」になるまでの時間は短くな
る。

かくして、　加算手段ＡＤＤに工加算制御信号Ｓ６が与
えられる穎度は、小数部データｓ４の数値に対応するこ
とになり、これにより加算手段ＡＤＤでは、整数部デー
タＳｓに、　小数部データＳ４に基づく１加算制御体号
Ｓ６による「＋１」加算された値の出力データＳ、が得
られる。

これにより、乗算手段ＭＵＬの乗算結果の整数部には小
数部の値に対応する確率で「＋１」加算され、その結果
、整数部を選択した乗算出力データＳ？の期待値は乗算
結果を実質的に等しくなり、小数部を切り捨てたことに
よる誤差を小さくすることができる。

〔実施例〕

以下図面と共に、この発明を、例えば電子楽器のエンベ
ロープ信号形成回路等に用いられる関数信号発生回路に
適用した場合の実施例について詳述する。

第１図において、　　１１は全体として関数信号発生回
路を示し、　加算器１２（第１１図の加算手段ＡＤＤに
対応する）の出力端に得られる例えば８ビツトのパラレ
ルデータでなる現在値データｓ　ｐ＊ｘが関数信号発生
回路１１の出力Ｓ　ＱＬＩＴとして送出されると共に、
遅延回路１３を介して減算器１４の減算入力端にフィー
ドバックされる。

減算器１４は、この現在値データＳ□を８ビツトのパラ
レルデータでなる目！（ｆｆデータＳＴＡから減算し、
この出力端に得られる８ビツトのパラレルデータでなる
減算出力データＳＳＳを乗算器１５（第１１図の乗算手
段ＭＵＬに対応する）に送出する。

乗算器１５は減算出力データｓｓｍに対して８ビツトの
パラレルデータでなる微小係数データＳＫＩを乗算して
、１６ビツトのパラレルデータでなる積データＳ、１１
．を送出する。

ここで微小係数データＳＫＩは、減算出力データＳ□に
対して１以下の値、例えば２−１の微小係数を乗算して
、８ビツトの整数部データｓｔｙと、８ビツトの小数部
データＳＯＣとでなる１６ビツトの積データＳＭＬＩを
送出する。

この積データＳＨＯのうち、整数部データＳ、Ｔは加算
器１２の第１の加算入力として与えられ、遅延回路１３
の出力端に得られる現在値データＳ□と加算され、その
加算結果Ｓ、□が遅延回路１３を介して新たな現在値デ
ータＳ□として送出される。

これに対して積データＳＮＬ＋のうち、小数部データ５
Ｉｌｃが桁上げ制御回路１６（第１１図の桁上げ制御手
段ＣＡＨに対応する）に与えられると共に、この桁上げ
制御回路１６の出力端に得られる１加算制御信号ＳＣＩ
が加算器１２のキャリー入力端ＣＩに与えられる。

桁上げ制御回路１６は、第２図に示すように、小数部デ
ータ５ｌｌｅを構成する８ビツトのデータａ０〜ａ、を
端子Ｔ、。〜Ｔ’ｏｔに受けて、対応するアンド回路Ａ
　Ｄ　ａ〜Ａ　Ｄ　？に入力する。

これに加えて桁上げ制御回路１６は、確率発生回路２１
を有し、小数部データ５ｌ）Ｃの各ビットのデータａ、
〜ａ７に対応する８つの確率出力す。

〜ｂ、でなる確率出力データＳ　ＦＩＬＯを発生し、各
確率出力データｂ、〜ｂ、を対応するアンド回路ＡＤ、
〜Ａ　Ｄ　ｔに入力する。

アンド回路ＡＤ、〜ＡＤ、の出力は、オア回路ＯＲ＋を
通じてｌ加算制御信号Ｓ０として送出される。

ここで確率出力データｂ、〜ｂ、は、８ビツトの２進数
２°〜２７を表すパルス出力でなり、時間の経過に従っ
て、小数部データＳＤＣの対応するビットデータａ、ｘ
ａ、の重み付けに対応する確率で論理「１」レベルに立
ち上がるようなデータでなり、第３図〜第５図に示すよ
うに構成された確率発生回路２１によってそれぞれ形成
される。

確率発生回路２１は、第３図に示すように、８ビツトカ
ウンタ２５、優先選択エンコーダ２６、デコーダ２７を
有する。８ビツトカウンタ２５は所定周期のクロック信
号φをカウントし、その２進出力ＳＩＩ工を優先選択エ
ンコーダ２６の入力端に出力する。

優先選択エンコーダ２６は、第４図に示すように、　８
ビツトのカウント出力５ＩＩＮを入力端子Ｔ４゜〜Ｔ４
．に受けて、インバータＩＮ＋ｔ〜ＩＮＩａ、アンド回
路ＡＤ１．〜ＡＤＩＳ、オア回路ＯＲ０〜。

Ｒ１３で構成される論理回路によって、第５図の優先選
択エンコーダ２６の欄に示すように、入力端子Ｔ４・〜
Ｔ　ａ　？のうち、下位ビット側から見て最初に論理ｒ
ＬＪとなっている端子番号を優先的に選択して対応する
出力端子Ｔ、。〜Ｔ５富に所定の２進コードのエンコー
ド出力５ＰＩＩｆを送出する。

このようにすれば、８ビツトカウンタ２５の第０ビツト
の出力端子Ｔ、い第１ビツトの出力端子’ｒｓい第２ビ
ツトの出力端子Ｔ２ｔ・・・・・・第７ビツトの出力端
子Ｔｚｙが論理「１」レベルになり、かつその下位ビッ
トが論理ｒＯＪになる状態が発生する確率は、順次１／
２’　＝１／２．１／２”　−１／４．１／２’−１／
８・・・・−１／２”　＝１／２５６となる。

なお、この実施例の場合、優先選択エンコーダ２６は、
第７番目のビットについて、論理「１」及びｒＯＪにな
る確率１／１２８を確率出力として出力し得るようにな
されている。

このことは、所定の演算時間’ｒｍｔｙとして例えば１
２８個のクロックパルスが到来する時間を基準に考える
と、　優先選択エンコーダ２６の出力端子Ｔ　ｓ　ｔ　
ｓ　Ｔ　ｓ　Ｉｓ　Ｔ　ｓ　ｏに論理ｒｌ　１１Ｊの出
力が得られるタイミングは当該所定の演算時間Ｔ■ｔの
１／２の時間の間であり、　従って当該演算時間Ｔ１！
Ｆの間に６４回論理ｒｌ　１１Ｊの出力が得られること
になる。

同様にして優先選択エンコーダ２６の出力端子Ｔ、ｔＳ
Ｔ、いＴ１．に論理ｒｌ　１０Ｊ、ｒｌ　ＯＩＪ・・・
・・・ｒｏｏｌＪ、ｒｏ　００Ｊが得られるタイミング
は、順次１／４の時間（３２個のパルスに相当する”）
　、１／８の時間（１６個のパルスに相当する）・・・
・・・１／１２８の時間（１個のパルスに相当する）、
１／１２８の時間（１個のパルスに相当する）の確率に
なることを意味しており、かくして確率ｌ／２．１／４
．１／８・ｉ・・・弓／１２８．１　／１２Ｂを表すデ
ータを、優先選択エンコーダ２６の出力端子ＴＳ！、Ｔ
２１、Ｔ’ｓｏから送出されるエンコード出力Ｓ　Ｆｌ
ｌ！によって得ることができることになる。

デコーダ２７は、このエンコード出力Ｓ、□を受けて、
エンコード出力Ｓ、□のコードに対応して出力端子Ｔ１
゜〜Ｔ？？のうちの１つに論理ｒｌＪレベルのデータを
出力する。かくしてデコーダ２７の出力端子Ｔ？１、Ｔ
、いＴ’、ｓ・・・・・・Ｔ、いＴ、。が論理「１」に
なる確率は、それぞれ１／２．１／４．１／８・・・・
−１／１２８．１　／１２Ｂになる。

このことは、　デコーダ２７の出力端子Ｔｆｆｆｆ、Ｔ
、いＴｔｓ・・・・・・Ｔｔ＋、Ｔ７゜が論理「１」に
なる周期は、端子Ｔ□の周期を基準にして２′倍、２２
倍・・・・・・２７倍、２？倍になることを表している
。

このデコーダ２７の出力端子Ｔ？？、Ｔ、いＴ、Ｓ・・
・・・・Ｔ、いＴ、。に得られる確率出力は、確率発生
回路２１の確率出力データＳ　ＰＩＯとしてそれぞれア
ンド回路ＡＤ、　、ＡＤ、、ＡＤ、・・・・・・ＡＤ？
に送出され（第２図）、そのアンド出力がオア回路ＯＲ
，を通じて１加算制御信号Ｓｅａとして桁上げ制御回路
１６から加算器１２に送出される。

以上の構成において、第６図の時点ｔ、において関数信
号発生回路１１が演算動作を開始すると、減算器１４は
整数でなる目標値データＳｔａを減算出力データＳＳＭ
として乗算器１５に送出し、乗算器１５はこの減算出力
データＳ、１に対して８ビツトの微小係数データＳＨＩ
を乗算する。

その結果、乗算器１５の出力端には、上位８ビツトの整
数部データＳＩＴと、下位８ビツトの小数部データ５Ｉ
ＩＣでなる１６ビツトの積データＳ０が得られ、整数部
データＳＩＴが加算器１２において現在値データＳ□に
加算されると共に、小数部データ５ＩＩＣが桁上げ制御
回路１６において１加算制御信号ＳＣＩに変換処理され
る。

ここで、桁上げ制御回路１６は、小数部データ５ｌ）Ｃ
を構成する８ビツトのデータａ、〜ａ’ｒ　　（第２図
）のうち、論理「１」レベルにあるデータを、対応する
アンド回路Ａ　Ｄ　ｏ〜ＡＤ？の第１の入力条件として
与えることにより、　確率発生回路２１の確率出力デー
タＳ□。を構成する確率出力す、〜ｂ、の対応するデー
タを抽出してオア回路ＯＲ，を介して１加算制御信号５
ＣＩＩとして送出する。

例えば、小数部データＳ。Ｃの８ビツトのデータ３　、
〜ａ、がｒｏｌｏｏｏｏｌｏＪであったとすると、第６
ビツトのデータａ、及び第１ビツトのデータａ１が論理
「１」になり、　かつ他の第７ビツト、第５〜第２ビツ
ト、第Ｏビットのデータａ７　、ａ５　””ａｔ−、ａ
ｓが論理ｒＯＪになっているので、論理「１」になって
いるデータａ、及びａ、に対応するアンド回路Ａ　Ｄ　
ｈ及びＡＤ、から、確率出力ｂｈ及びす、だけが抽出さ
れてｌ加算制御信号ＳＣＩとして送出される。

ところで、第６ビツト及び第１ビツトの確率出力す、及
びす、は、それぞれ１／４及び１　／１２８の確率をも
っており（第５図）、　このことは、確率出力す、が論
理「１」になる周期が４クロック周期であるのに対して
、第１ビツトの確率出力す、が論理「１」になる周期は
１２８クロック周期であることを表している。この結果
１加算制御信号ＳＣＩが論理「１」になることによって
加算器１２が「＋１」加算動作することによって整数部
データｓｔｙに「＋１」加算をするタイミングは、小数
部データ５ＩＩＣのうち第６ビツトのデータａ、につい
て４個のクロックパルスごとに発生すると共に、第１ビ
ツトのデータａ１について１２８個のクロックパルスご
とに発生する。

かくして加算器１２は、積データ５ＮＬＩのうち、８ビ
ツトの整数部データＳｌ？に対して、同様に８ビツトの
整数部データでなる現在値データＳ□を加算することに
よって、８ビツトの新たな現在値データＳ□を得ること
ができる。これと同時に、８ビツトの整数部データＳａ
ｔに対して、小数部データＳＤＣの値に対応する確率に
対応する周期ごとに整数値「１」を内容とするｌ加算制
御信号ＳＣＩを送出する。

かくして加算器１２は、整数部データＳＩＴに小数部デ
ータＳＤＣの値に対応する確率で「＋１」加算をするこ
とにより、小数部データの値を考慮した加算出力ＳＰ□
を得ることができることになる。

かかる結果を得るにつき、加算器１２としては、整数部
データｓｔｙと同じビット数すなわち８ビツトの加算回
路で構成すれば良（、かくして加算器１２の構成を複雑
にしないようにし得る。

実験によれば、第７図に示すように、従来の場合の関数
信号ＫＯは目標値Ｓｔａに対して誤差が残るが、この発
明によれば、符号に１で示すように、誤差が残らない関
数信号を発生することができた。

なお、上述の実施例においては、関数信号出力５ｏｕｒ
を演算する際に、パラレルデータを用いてパラレル演算
するようにした場合について述べたが、これに代え、シ
リアルデータを用いてシリアル演算するようにしても上
述の場合と同様の効果を得ることができる。

また、上述の実施例においては、−系列骨の関数信号Ｓ
。ｕＴを得るようにした実施例について述べたが、例え
ば複数の楽音にそれぞれ異なるエンベロープを付与する
場合のように、複数系列の関数信号を必要とする場合に
は、各系列の関数信号の演算を時分割的に実行するよう
にすれば良い。

また、上述の実施例においては、この発明を繰り返し演
算を実行する電子楽器のエンベロープ信号形成回路等に
用いられる関数発生回路に適用する場合について述べた
が、これに限らず例えば操り返し演算を実行するディジ
タルフィルタや電子楽器の残響効果等のように、乗算結
果の上位ビットを実質的な乗算出力データとして使用す
るようにした各種回路に広く適用することができる。

〔発明の効果〕

以上のようにこの発明によれば、乗算出力データとして
送出する場合に捨て去られる下位ビットの情報を、その
内容に対応して確率的に決まるｌ加算信号として乗算出
力データに含めようにしたので、乗算出力データが有す
る誤差を小さくすることのできる乗算回路を容易に得る
ことができる。

【図面の簡単な説明】

第１図はこの発明による乗算回路の一実施例を適用した
関数信号発生回路を示す接続図、第２図〜第５図はその
桁上げ制御回路１６の詳細構成を示す接続図及び図表、
第６図は第１図の動作の説明に供する特性曲線図、第７
図は実験結果を示す特性曲線図、第８図は従来の関数信
号発生回路を示す接続図、第９図及び第１０図はその問
題点の説明に供する特性曲線図、第１１図はこの発明の
原理的構成を示すブロック図である。 １１・・・・・・関数信号発生回路、１２・・・・・・
加算器、１３・・・・・・遅延回路、１４・・・・・・
減算器、１５・・・・・・乗算器、１６・・・・・・桁
上げ制御回路。 ａ率発生回路の詳埒 第　３Ｅ２１ 第　４　図 ４″？出力との対応量イ糸 第　５　図 現装置データの変イ乙　　　　　　　　　　　　　　　
実験　８渠＄６図　　第７Ｉ２１

Claims (1)

1. 【特許請求の範囲】 入力データに乗数データを乗算する乗算手段と、上記乗
   算手段から出力される積データのうち所定ビット数の下
   位ビットデータの値に対応する確率で１加算制御信号を
   発生する桁上げ制御手段と、上記積データのうちの上位
   ビットデータと上記１加算制御信号とを加算する加算手
   段と を具え、上記加算手段における加算値を乗算出力データ
   とするようにしたことを特徴とする乗算回路。