JPS6226111B2 - - Google Patents
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- JPS6226111B2 JPS6226111B2 JP57140702A JP14070282A JPS6226111B2 JP S6226111 B2 JPS6226111 B2 JP S6226111B2 JP 57140702 A JP57140702 A JP 57140702A JP 14070282 A JP14070282 A JP 14070282A JP S6226111 B2 JPS6226111 B2 JP S6226111B2
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- JP
- Japan
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- circuit
- chip select
- power supply
- memory
- voltage
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- Expired
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】
本発明は、チツプセレクト端子に与えるバツク
アツプ電源の制御回路に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a control circuit for a backup power supply applied to a chip select terminal.
従来この種の回路は、例えば第１図に示すよう
に、メモリ１への誤書込みを防止するためのチツ
プセレクト端子CS（一般にLowレベルで書込み
が許可される。）が２個ある場合は、２つの回路
で制御を行なつている。すなわち、回路Ａは電源
の立上り／立下りにおけるメモリの誤動作（誤書
込み）を防ぐための回路であり、回路Ｂはメモリ
にRead／Writeを行うための通常の論理回路であ
る。回路Ａは、入力される電圧が規定電圧以上に
なるとフオトカプラ２内のトランジスタをオンし
てチツプセレクト端子CS１をLow Levelにする
ことによつて、電源投入時におけるCS２の不安
定な動き（第２図に示す）による誤動作を防いで
いる。しかし、チツプセレクト端子が１個のメモ
リに対しては、この回路は適用できない。そこ
で、従来チツプセレクト端子CSが１個のメモリ
１′に対しては、第３図のように回路Ａと回路Ｂ
とを、ORゲート３を通じてチツプセレクト端子
CSに結線することにより、電源投入時のメモリ
１′の誤動作を防いでいる。しかし、誤動作を防
止するためのORゲート３にもバツテリーバツク
アツプが必要となり、電池４の消費電力が大きく
なるという欠点があつた。 Conventionally, this type of circuit has two chip select terminals CS (generally, writing is permitted at low level) to prevent erroneous writing to memory 1, as shown in FIG. Control is performed by two circuits. That is, circuit A is a circuit for preventing malfunction (erroneous writing) of the memory at the rise/fall of the power supply, and circuit B is a normal logic circuit for reading/writing to the memory. Circuit A eliminates the unstable movement of CS2 (second (shown in the figure) prevents malfunctions. However, this circuit cannot be applied to a memory having one chip select terminal. Therefore, conventionally, for memory 1' with one chip select terminal CS, circuit A and circuit B are connected as shown in Fig. 3.
and the chip select terminal through OR gate 3.
By connecting to CS, memory 1' is prevented from malfunctioning when the power is turned on. However, the OR gate 3 for preventing malfunction also requires a battery backup, which has the drawback of increasing the power consumption of the battery 4.
従つて本発明の目的は、１個のチツプセレクト
端子を持つ回路のバツテリーバツクアツプに要す
る消費電力を低減することにある。 SUMMARY OF THE INVENTION Accordingly, an object of the present invention is to reduce the power consumption required for battery backup of a circuit having one chip select terminal.
本発明によれば、選択信号を発生する論理回路
と、この回路の電圧が規定電圧に達したことを検
出する手段とを電気的に直列に接続してチツプセ
レクト端子に与え、論理回路が規定電圧に達した
時にのみ選択信号を与えることを特徴とするチツ
プセレクト制御回路が得られる。 According to the present invention, a logic circuit that generates a selection signal and a means for detecting that the voltage of this circuit has reached a specified voltage are electrically connected in series and applied to a chip select terminal, so that the logic circuit generates a specified signal. A chip select control circuit is obtained which is characterized in that it provides a selection signal only when the voltage is reached.
次に、本発明の一実施例を示す第４図を参照し
て本発明を詳細に説明する。 Next, the present invention will be described in detail with reference to FIG. 4 showing one embodiment of the present invention.
電圧比較器５は入力電源（装置電源）が4.5V
以上になつたことを検出してその出力をLowレベ
ルにする。しかし、電圧比較器５の電源電圧も同
時に立上るため、電源投入直後において、その出
力が不安定になり、場合によつては入力電源が
4.5V以下にもかかわらずその出力がLowレベルに
なることがある。この状態においても、フオトカ
プラ６の一次側に電流が流れないように、ツエナ
ーダイオードZDを直列に挿入している。ダイオ
ード７は5V電源が入つたときに、メモリ１′が動
作するのに十分な電源を供給できるようにたとえ
ば、シヨツトキーダイオードが用いられる。ダイ
オード８は、入力電源が規定電圧以下のときに、
メモリ１′のデータ保持をするのに十分な電圧を
バツテリー９より供給するために設けられてい
る。フオトカプラ６のエミツタ端子は、オープン
コレクタタイプのトランジスタ１０のコレクタ端
子に接続されている。従つてフオトカプラ６内の
トランジスタはそのオン・オフをトランジスタ１
０により規制されている。抵抗Ｒは、ほぼ電源電
圧に等しいHighレベルの入力信号をチツプセレ
クト端子CSに与えるために設けられ、これによ
りスタンバイ時の電源電流を最小にすることがで
きる。 The input power supply (device power supply) of voltage comparator 5 is 4.5V.
It detects that the level is higher than that and sets the output to Low level. However, since the power supply voltage of voltage comparator 5 also rises at the same time, its output becomes unstable immediately after the power is turned on, and in some cases, the input power supply may become unstable.
The output may become low level even though the voltage is below 4.5V. Even in this state, a Zener diode ZD is inserted in series so that no current flows to the primary side of the photocoupler 6. The diode 7 is, for example, a Schottky diode so that it can supply sufficient power for the memory 1' to operate when the 5V power is turned on. When the input power supply is below the specified voltage, the diode 8
It is provided for supplying sufficient voltage from the battery 9 to hold data in the memory 1'. The emitter terminal of the photocoupler 6 is connected to the collector terminal of an open collector type transistor 10. Therefore, the transistor in the photocoupler 6 is turned on and off by the transistor 1.
It is regulated by 0. The resistor R is provided to apply a high level input signal approximately equal to the power supply voltage to the chip select terminal CS, thereby making it possible to minimize the power supply current during standby.
次にこの回路の動作について説明する。装置電
源が投入されると、電圧比較器５は入力電源が
4.5V以上になつたときに出力をLowレベルにす
る。それによつて、フオトカプラ６の一次側のダ
イオードが発光し、二次側のトランジスタがON
になる。それまでの間に、電源投入によつてたと
え論理回路１１が誤動作したとしても、メモリ
１′のチツプセレクト端子CSへのHighレベル信号
の供給には何ら影響することはない。 Next, the operation of this circuit will be explained. When the device power is turned on, the voltage comparator 5 detects that the input power is
When the voltage exceeds 4.5V, set the output to low level. As a result, the diode on the primary side of photocoupler 6 emits light, and the transistor on the secondary side turns on.
become. Until then, even if the logic circuit 11 malfunctions when the power is turned on, it will not affect the supply of the High level signal to the chip select terminal CS of the memory 1'.
本発明は以上説明したように、オープンコレク
タタイプのトランジスタを用いてフオトカプラー
の動作を制御したことによつて、電源投入時にお
けるバツテリバツクアツプ回路の誤動作を生じる
ことなく、チツプセレクト端子が１個のメモリ等
の回路を制御することができる。 As explained above, the present invention uses an open collector type transistor to control the operation of the photocoupler, thereby preventing malfunction of the battery backup circuit when the power is turned on, and allowing only one chip select terminal to be used. It is possible to control circuits such as memory.
第１図、第２図および第３図は、従来のチツプ
セレクト端子のバツテリバツクアツプ回路を示す
図、第４図は、本発明の一実施例を示す図であ
る。
１′……メモリ、５……電圧比較器、６……フ
オトカプラ、７，８……ダイオード、９……バツ
テリ電源、１０……トランジスタ、１１……論理
回路。
1, 2, and 3 are diagrams showing conventional battery backup circuits for chip select terminals, and FIG. 4 is a diagram showing an embodiment of the present invention. 1'... Memory, 5... Voltage comparator, 6... Photo coupler, 7, 8... Diode, 9... Battery power supply, 10... Transistor, 11... Logic circuit.
Claims (1)
路の電源電圧が規定動作電圧に達したことを検出
する手段とを電気的に直列に接続してチツプセレ
クト端子に与えることを特徴とするチツプセレク
ト制御回路。1. A chip select, characterized in that a logic circuit that generates a selection signal and means for detecting that the power supply voltage of the logic circuit reaches a specified operating voltage are electrically connected in series and applied to a chip select terminal. control circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57140702A JPS5930284A (en) | 1982-08-13 | 1982-08-13 | Chip selection controlling circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57140702A JPS5930284A (en) | 1982-08-13 | 1982-08-13 | Chip selection controlling circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5930284A JPS5930284A (en) | 1984-02-17 |
| JPS6226111B2 true JPS6226111B2 (en) | 1987-06-06 |
Family
ID=15274741
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57140702A Granted JPS5930284A (en) | 1982-08-13 | 1982-08-13 | Chip selection controlling circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5930284A (en) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6364693A (en) * | 1986-09-04 | 1988-03-23 | Alps Electric Co Ltd | Battery backup circuit for static ram |
| JPH04258885A (en) * | 1991-02-12 | 1992-09-14 | Mitsubishi Electric Corp | Semiconductor memory device |
| CN109783415B (en) * | 2018-11-23 | 2022-05-27 | 山东航天电子技术研究所 | Device for correcting BM3803 read time sequence of processor |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53142141A (en) * | 1977-05-18 | 1978-12-11 | Hitachi Ltd | Static semiconductor memory |
| JPS5833635B2 (en) * | 1979-12-25 | 1983-07-21 | 富士通株式会社 | semiconductor storage device |
-
1982
- 1982-08-13 JP JP57140702A patent/JPS5930284A/en active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5930284A (en) | 1984-02-17 |
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