JPS62263645A - 電気的接点構造とその形成方法 - Google Patents
電気的接点構造とその形成方法Info
- Publication number
- JPS62263645A JPS62263645A JP62057035A JP5703587A JPS62263645A JP S62263645 A JPS62263645 A JP S62263645A JP 62057035 A JP62057035 A JP 62057035A JP 5703587 A JP5703587 A JP 5703587A JP S62263645 A JPS62263645 A JP S62263645A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- solder
- substrate
- copper
- photoresist
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
- G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
- G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
- G03F7/004—Photosensitive materials
- G03F7/075—Silicon-containing compounds
- G03F7/0755—Non-macromolecular compounds containing Si-O, Si-C or Si-N bonds
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistors
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistors electrically connecting electric components or wires to printed circuits
- H05K3/34—Assembling printed circuits with electric components, e.g. with resistors electrically connecting electric components or wires to printed circuits by soldering
- H05K3/3452—Solder masks
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/071—Connecting or disconnecting
- H10W72/072—Connecting or disconnecting of bump connectors
- H10W72/07231—Techniques
- H10W72/07236—Soldering or alloying
Landscapes
- Physics & Mathematics (AREA)
- Spectroscopy & Molecular Physics (AREA)
- General Physics & Mathematics (AREA)
- Wire Bonding (AREA)
- Manufacturing Of Printed Circuit Boards (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
Ａ、産業上の利用分野
この発明は、シリル化したフォトレジストを用いて、は
んだバリアを画成する方法に関するものである。半導体
チップを基板に接続する場合、微細な半導体部品と、基
板表面上の端子メタラジの間に必要な電気的接合を得る
ために、はんだ付けが用いら九る。この発明は、高温の
有機はんだダムを使用して、基板上の端子部品を、はん
だ付は作業中に、オーバーフローしたはんだから分離す
る方法、および得られた構造に向けられたものである。
んだバリアを画成する方法に関するものである。半導体
チップを基板に接続する場合、微細な半導体部品と、基
板表面上の端子メタラジの間に必要な電気的接合を得る
ために、はんだ付けが用いら九る。この発明は、高温の
有機はんだダムを使用して、基板上の端子部品を、はん
だ付は作業中に、オーバーフローしたはんだから分離す
る方法、および得られた構造に向けられたものである。
Ｂ、従来技術
半導体装置の製造時に、多数の半導体チップが基板に接
続される。これには、通常はんだ接点が用いられる。こ
れについては、米国特許第３３９２７１４２号および第
３４９５１３３号明細書に示されている。通常スズと釦
からなるはんだ合金の球が制御された方法で崩壊して、
必要な接続を行う。このはんだ球の制御された崩壊時に
、ストップオフ、すなわちはんだのダムを設けて、はん
だ材料が広がり１通常回路ラインに接触するのを防止す
る必要がある。
続される。これには、通常はんだ接点が用いられる。こ
れについては、米国特許第３３９２７１４２号および第
３４９５１３３号明細書に示されている。通常スズと釦
からなるはんだ合金の球が制御された方法で崩壊して、
必要な接続を行う。このはんだ球の制御された崩壊時に
、ストップオフ、すなわちはんだのダムを設けて、はん
だ材料が広がり１通常回路ラインに接触するのを防止す
る必要がある。
前記の米国特許第３３９２４４２号明細書では、アルミ
ニウム・ランド２６への必要な電気的接触を行うために
真空蒸着させたクロム、銅および金の層からなる接点メ
タライゼーションの複合体に、はんだのマウンドを付着
させる。その明細書の第３図に示されているような接点
部分に必要な分離を行うため、クロムを付着させる必要
があることが判っている。
ニウム・ランド２６への必要な電気的接触を行うために
真空蒸着させたクロム、銅および金の層からなる接点メ
タライゼーションの複合体に、はんだのマウンドを付着
させる。その明細書の第３図に示されているような接点
部分に必要な分離を行うため、クロムを付着させる必要
があることが判っている。
ＩＢＭテクニカル・ディスクロジャ・ブレティン、Ｖｏ
ｌ、１６、Ｎαｉｌ、ｐ、３６１０〜３６１１（１９７
４年４月）には、鉛・インジウムはんだ接点を用いて、
半導体チップを基板に接続する方法が開示さ九ている。
ｌ、１６、Ｎαｉｌ、ｐ、３６１０〜３６１１（１９７
４年４月）には、鉛・インジウムはんだ接点を用いて、
半導体チップを基板に接続する方法が開示さ九ている。
制御された崩壊によるチップの接続（Ｃ４）を用いる場
合は、端子部の分離を必要とする。したがって、分離構
造の１実施例にはガラスが、第２の例にはクロムが、第
３の例にはセラミックスが、第４の例には二酸化シリコ
ンが用いられている。
合は、端子部の分離を必要とする。したがって、分離構
造の１実施例にはガラスが、第２の例にはクロムが、第
３の例にはセラミックスが、第４の例には二酸化シリコ
ンが用いられている。
他の周知の方法では、クロム・銅・クロムのブランケッ
トを基板上に連続的に付着させる。この付着は、真空蒸
着またはスパッタリングにより行う。クロムの第１の層
は、銅の層と、基板材料を形成するセラミックまたはポ
リイミドとの間の接着バリアとして作用する。中間の銅
の層は、１４４２号明細書の場合のような、導通回路層
である。
トを基板上に連続的に付着させる。この付着は、真空蒸
着またはスパッタリングにより行う。クロムの第１の層
は、銅の層と、基板材料を形成するセラミックまたはポ
リイミドとの間の接着バリアとして作用する。中間の銅
の層は、１４４２号明細書の場合のような、導通回路層
である。
上のクロムの層は、はんだのストップオフ、すなムはは
んだ球からはんだが流出して、相互接続されるチップの
回路ラインに接触して、そのチップに損傷を与える。し
たがって、周知のように、上部のクロム層は、はんだが
流出することなくチップを接続させるために、はんだ球
の崩壊を制御するのに重要な役割を有する。
んだ球からはんだが流出して、相互接続されるチップの
回路ラインに接触して、そのチップに損傷を与える。し
たがって、周知のように、上部のクロム層は、はんだが
流出することなくチップを接続させるために、はんだ球
の崩壊を制御するのに重要な役割を有する。
この方法により、また上記米国特許第３３９２４４２号
明細書に開示された方法の拡張によれば、ブランケット
層、すなわちクロム・銅・クロム層の回路化には、２つ
の完全なフォトリソグラフィおよびエツチング工程を必
要とする。第１の段階は回路の画成、すなわちパーソナ
リゼーションであり、第２の段階はばんだタムの形成で
ある。したかつて、第２の段階は選択的エツチングであ
る。
明細書に開示された方法の拡張によれば、ブランケット
層、すなわちクロム・銅・クロム層の回路化には、２つ
の完全なフォトリソグラフィおよびエツチング工程を必
要とする。第１の段階は回路の画成、すなわちパーソナ
リゼーションであり、第２の段階はばんだタムの形成で
ある。したかつて、第２の段階は選択的エツチングであ
る。
現在使用されるフォトレジストは、ネガティブ・フオト
レジス１へのＫＴＦＲであり、使用されるエツチング剤
は、クロムにはＫ ＭｎＯ４／ Ｋ ＯＨ、銅にはＦｅ
ＣＱ、／ＨＣＱである。
レジス１へのＫＴＦＲであり、使用されるエツチング剤
は、クロムにはＫ ＭｎＯ４／ Ｋ ＯＨ、銅にはＦｅ
ＣＱ、／ＨＣＱである。
これらの材料を使用した場合の欠点の１つは、微線な線
の解像度を得るのが困難なことである。
の解像度を得るのが困難なことである。
他の問題はストリッピング（ｓｔｒｉｐｐｉｎｇ）であ
る。
る。
したがってこの技術の範囲では、得られる線の解像度に
限度があり、したがって装置の集積度に限度がある。ポ
ジティブ・フォトレジストを使用すれば、この問題は解
決するように考えられるが、ポジティブ・フォトレジス
トは、上部のクロム層の使用と両立しないため、使用す
ることができない。この非両立性は、クロム層をエツチ
ングすると、ポジティブ・フォトレジストも同時にエツ
チングされてしまうためである。
限度があり、したがって装置の集積度に限度がある。ポ
ジティブ・フォトレジストを使用すれば、この問題は解
決するように考えられるが、ポジティブ・フォトレジス
トは、上部のクロム層の使用と両立しないため、使用す
ることができない。この非両立性は、クロム層をエツチ
ングすると、ポジティブ・フォトレジストも同時にエツ
チングされてしまうためである。
ＫＴＦＲ等のネガティブ・フォトレジストを使用する際
のもう１つの問題は、特別なストリッピング材料の使用
にある。これには現在ＪＩＯ○が用いられている。この
材料は劇薬であり、環境上、健康上の問題がある。さら
に、製品の収率低下を防止するため、厳密に管理された
状態で使用しなければならない。
のもう１つの問題は、特別なストリッピング材料の使用
にある。これには現在ＪＩＯ○が用いられている。この
材料は劇薬であり、環境上、健康上の問題がある。さら
に、製品の収率低下を防止するため、厳密に管理された
状態で使用しなければならない。
したがって、この方法には限度があるため、ポジティブ
・フォトレジストが使用できるシステムを画成すること
により、多大の利点が得られる。
・フォトレジストが使用できるシステムを画成すること
により、多大の利点が得られる。
しかし、標準のポジティブ・フォトレジストを使用する
には、はんだダムとして上部のクロム層を必要とするこ
とを解消しなければならない。これは、クロムがＮａＯ
ＨまたはＫＯＨ等の塩基性溶液でエツチングされ、この
溶液はポジティブ・フォトレジストも破壊するためであ
る。したがって、この発明以前には、はんだダムのクロ
ム層と両立して、ポジティブ・フォトレジストが使用で
きる方法はなかった。
には、はんだダムとして上部のクロム層を必要とするこ
とを解消しなければならない。これは、クロムがＮａＯ
ＨまたはＫＯＨ等の塩基性溶液でエツチングされ、この
溶液はポジティブ・フォトレジストも破壊するためであ
る。したがって、この発明以前には、はんだダムのクロ
ム層と両立して、ポジティブ・フォトレジストが使用で
きる方法はなかった。
Ｃ６発明が解決しようとする問題点
従来技術のこれらの欠陥にかんがみ、この発明の目的は
、高温有機はんだダムを付着させる方法と、得られたパ
ッケージ構造を提供することにある。
、高温有機はんだダムを付着させる方法と、得られたパ
ッケージ構造を提供することにある。
Ｄ６問題点を解決するための手段
この発明は、シリル化されたフォトレジストを使用する
。このフォトレジストは、反応性の水素官能基を有する
重合体材料と、この重合体材料の反応性水素官能基と反
応する少くとも２つの官能基を有する多官能性有機金属
材料とを反応させて生成させた、耐プラズマ性の重合体
材料からなる。
。このフォトレジストは、反応性の水素官能基を有する
重合体材料と、この重合体材料の反応性水素官能基と反
応する少くとも２つの官能基を有する多官能性有機金属
材料とを反応させて生成させた、耐プラズマ性の重合体
材料からなる。
このような材料に、ヘキサメチルシクロトリシラザンが
ある。この発明に適するこの型のシリル化フォトレジス
トについては、本出願人に係る特開ａ百６１−２１９０
３４号公報に記載されている。
ある。この発明に適するこの型のシリル化フォトレジス
トについては、本出願人に係る特開ａ百６１−２１９０
３４号公報に記載されている。
したがって、この発明は半導体素子を基板に接続するた
めのはんだダム層としての、シリル化したフォトレジス
トの特定使用を指向したものである。この材料は、この
明ａＳに述べる０４法で９４０層の代りに用いられる。
めのはんだダム層としての、シリル化したフォトレジス
トの特定使用を指向したものである。この材料は、この
明ａＳに述べる０４法で９４０層の代りに用いられる。
この発明によれば、ブランケットＣｒ−Ｃｕ付着をさせ
た半導体基板を作成した後、Ｃｒ−ＣＪ７をポジティブ
・フォトレジストでブランケット被覆する。次に、フォ
トレジストを露出し、現像して必要なパーソナリゼーシ
ョンを行う。次に回路を画定するメタライゼーション・
ラインを、適当なエツチングにより画定する。次に、ポ
ジティブ・フォトレジストをはがした後、下のクロム層
をエツチングする。次に、第２のポジティブ・レジスト
・パターンを塗布してはんだダムを形成し、露出、現像
してＣ４およびＩ１０パターンを得る。
た半導体基板を作成した後、Ｃｒ−ＣＪ７をポジティブ
・フォトレジストでブランケット被覆する。次に、フォ
トレジストを露出し、現像して必要なパーソナリゼーシ
ョンを行う。次に回路を画定するメタライゼーション・
ラインを、適当なエツチングにより画定する。次に、ポ
ジティブ・フォトレジストをはがした後、下のクロム層
をエツチングする。次に、第２のポジティブ・レジスト
・パターンを塗布してはんだダムを形成し、露出、現像
してＣ４およびＩ１０パターンを得る。
次にポジティブ・フォトレジストをシリル化し、焼付け
る。この発明によれば、得られたシリル化したフォトレ
ジストはそのまま残り、はんだバリアを画成する。
る。この発明によれば、得られたシリル化したフォトレ
ジストはそのまま残り、はんだバリアを画成する。
この発明を用いることにより、線の解像度を改善される
。重要なことは、上部のクロムが不要になることである
。このことは、はんだバリアの画成に必要な上部クロム
のエツチング等、工程数を減少させることになる。さら
に、フォトレジストのストリッピングが不要となり、環
境上安全でない材料の必要性がなくなる。
。重要なことは、上部のクロムが不要になることである
。このことは、はんだバリアの画成に必要な上部クロム
のエツチング等、工程数を減少させることになる。さら
に、フォトレジストのストリッピングが不要となり、環
境上安全でない材料の必要性がなくなる。
Ｅ、実施例
第１図ないし第４図に、この発明による方法を示す。第
１図は、中間処理を行った基板の一部を示す。第１図に
示すように、基板１ｏの上にクロムのブランケット層１
４、および銅のプランケット層１６を付着させる。クロ
ムおよび銅の層１４および１６の上に、ポジティブ・フ
ォトレジスト１８を塗布する。第１図は、フォトレジス
ト１８の露出現像およびエツチングにより、パソナリテ
イ・パターンが画成された状態を示す。
１図は、中間処理を行った基板の一部を示す。第１図に
示すように、基板１ｏの上にクロムのブランケット層１
４、および銅のプランケット層１６を付着させる。クロ
ムおよび銅の層１４および１６の上に、ポジティブ・フ
ォトレジスト１８を塗布する。第１図は、フォトレジス
ト１８の露出現像およびエツチングにより、パソナリテ
イ・パターンが画成された状態を示す。
次に、この中間構造から、銅の層１６を適当な銅のエツ
チング剤を使用してエツチングする。これを第２図に示
す。これにより、パーソナリテイ・パターンを画成する
開口部２０および２２が、銅の層１６を貫通して、クロ
ム層に達する。適切な銅のエツチング剤は、ＦｅＣＱ、
／ＨＣＱ、ＣｕＣＱｚ等である。このパーソナリテイ・
パターンの画成の後、適当なストリッパを用いて、フォ
トレジストをはがす。次に、エツチングされた銅をマス
クにして、適当なりロムのエツチング剤を用いて、下の
クロム層１４をエツチングする。このエツチング剤には
、 Ｋ Ｍ ｎ Ｏ４／ Ｋ ＯＨｌまたは他の適当な
りロムのエツチング剤を使用することができる。代替方
法として、クロムをポジティブ・フォトレジストと同時
に、すなわち銅のエッチングの直後にエツチングするこ
ともできる。しかし、レジスト層をはがす前に、クロム
のエツチング剤がポジティブ・フォトレジストを除去し
てもよい。
チング剤を使用してエツチングする。これを第２図に示
す。これにより、パーソナリテイ・パターンを画成する
開口部２０および２２が、銅の層１６を貫通して、クロ
ム層に達する。適切な銅のエツチング剤は、ＦｅＣＱ、
／ＨＣＱ、ＣｕＣＱｚ等である。このパーソナリテイ・
パターンの画成の後、適当なストリッパを用いて、フォ
トレジストをはがす。次に、エツチングされた銅をマス
クにして、適当なりロムのエツチング剤を用いて、下の
クロム層１４をエツチングする。このエツチング剤には
、 Ｋ Ｍ ｎ Ｏ４／ Ｋ ＯＨｌまたは他の適当な
りロムのエツチング剤を使用することができる。代替方
法として、クロムをポジティブ・フォトレジストと同時
に、すなわち銅のエッチングの直後にエツチングするこ
ともできる。しかし、レジスト層をはがす前に、クロム
のエツチング剤がポジティブ・フォトレジストを除去し
てもよい。
第３図は、この発明の方法の顕著な中間段階を示す。ポ
ジティブ・フォトレジストの第２の層２４を、銅の層１
６上にブランケット塗布して、開口部２０および２２を
充てんする。次にこのフオトレジス１〜２４を露出し、
現像してＣ４はんだバリア、Ｉ１０パターン等、選択的
にパターン付けを行う。これらの開口部２５は、はんだ
ダムを設ける選択パターンについて、第４図に示す。次
に。
ジティブ・フォトレジストの第２の層２４を、銅の層１
６上にブランケット塗布して、開口部２０および２２を
充てんする。次にこのフオトレジス１〜２４を露出し、
現像してＣ４はんだバリア、Ｉ１０パターン等、選択的
にパターン付けを行う。これらの開口部２５は、はんだ
ダムを設ける選択パターンについて、第４図に示す。次
に。
ポジティブ・フォトレジストをシリル化し、ベークする
。これは、前述の特開昭６１−２１９０３４号公報に開
示された方法により行う。
。これは、前述の特開昭６１−２１９０３４号公報に開
示された方法により行う。
シリル化したフォトレジストは、はんだバリアとしてそ
のまま残ることに注目されたい。次に、米国特許第３３
９２４４２号明細書に開示されたような従来の方法によ
り処理を行う。すなわち、溶融したはんだ浴に浸漬する
などの方法により、はんだを開口部２５中に付着させる
。これは周知の方法である。代替方法として、はんだを
開口部中に付着させず、チップにより相互接続個所に供
給することもできる。得られた構造を第４図に示す。次
に、チップをはんだ接点、すなわちＣ４接点２８に接続
する。これを第５図に最終製品として示す。
のまま残ることに注目されたい。次に、米国特許第３３
９２４４２号明細書に開示されたような従来の方法によ
り処理を行う。すなわち、溶融したはんだ浴に浸漬する
などの方法により、はんだを開口部２５中に付着させる
。これは周知の方法である。代替方法として、はんだを
開口部中に付着させず、チップにより相互接続個所に供
給することもできる。得られた構造を第４図に示す。次
に、チップをはんだ接点、すなわちＣ４接点２８に接続
する。これを第５図に最終製品として示す。
シリル化したフォトレジスト２４の存在は、はんだが回
路のラインに接触して、チップと基板が短絡することが
あるチップの崩壊の原因となるのを確実に防止するバリ
アとして作用する。上記の説明により明らかなように、
上部のクロムの技術にこれまで存在した必要条件は、こ
の発明により除かれる。また、ポジティブ・フォトレジ
ストを使用して、微細な線の解像能力が得られる。
路のラインに接触して、チップと基板が短絡することが
あるチップの崩壊の原因となるのを確実に防止するバリ
アとして作用する。上記の説明により明らかなように、
上部のクロムの技術にこれまで存在した必要条件は、こ
の発明により除かれる。また、ポジティブ・フォトレジ
ストを使用して、微細な線の解像能力が得られる。
第５図に、基板の全面に残るシリル化したフォトレジス
トを示す。代替方法として、Ｃ４および１７０部分のた
めに必要なダムによりはんだバリアを画成した後、シリ
ル化したフォトレジストを選択的に除去してもよい。し
かし、シリル化したフォトレジストを上面に残すことに
より、利点が生しる。回路のラインと、回路のラインの
縁部の裸の銅の両方の腐食が防止される。さらに、微細
な線の橋架けが起らないので、ティップによりスズめっ
きが可能である。
トを示す。代替方法として、Ｃ４および１７０部分のた
めに必要なダムによりはんだバリアを画成した後、シリ
ル化したフォトレジストを選択的に除去してもよい。し
かし、シリル化したフォトレジストを上面に残すことに
より、利点が生しる。回路のラインと、回路のラインの
縁部の裸の銅の両方の腐食が防止される。さらに、微細
な線の橋架けが起らないので、ティップによりスズめっ
きが可能である。
Ｆ１発明の詳細
な説明したように、この発明によれば、線の解像度が改
善される。重要なことは、上部のクロムが不要になるこ
とである。これにより、はんだバリアの画成に必要な上
部のクロムのエツチング等の処理工程の数が減少する。
善される。重要なことは、上部のクロムが不要になるこ
とである。これにより、はんだバリアの画成に必要な上
部のクロムのエツチング等の処理工程の数が減少する。
第１図ないし第４図は、この発明の方法の各段階を示す
断面図、第５図は、はんだダムとしてのシリル化したフ
ォトレジストを示す完成した装置の一部の断面図である
。 １０・・・・基板、１４・・・・Ｃｒ層、１６・・・・
Ｃｕ層、１８・・・・ポジティブ・フォトレジスト、２
４・・・・シリル化フ第１−レジスト。 第１図 本亮８月の処理 第２図
断面図、第５図は、はんだダムとしてのシリル化したフ
ォトレジストを示す完成した装置の一部の断面図である
。 １０・・・・基板、１４・・・・Ｃｒ層、１６・・・・
Ｃｕ層、１８・・・・ポジティブ・フォトレジスト、２
４・・・・シリル化フ第１−レジスト。 第１図 本亮８月の処理 第２図
Claims (2)
- （１）半導体チップと基板の間の電気的接点であつて、 （ａ）上記半導体チップと上記基板に接触するはんだボ
ールと、 （ｂ）上記基板の表面上ではんだダムの役目を果たすよ
うに上記はんだボールをとり囲むシリル化されたポジテ
ィブ・フォトレジストとを具備する電気的接点構造。 - （２）チップを支持するための基板上に電気的接点構造
を形成するための方法において、 （ａ）上記基板を、クロムと銅の層により順次ブランケ
ット被覆し、 （ｂ）上記銅の層上をポジティブ・フォトレジストでブ
ランケット被覆し。 （ｃ）パーソナリテイ・パターンを画成するように上記
フォトレジストを露光及び現像し、 （ｄ）上記銅の層をエッチングし、 （ｅ）上記エッチングされた銅の層をマスクとして上記
クロムの層をエッチングし、 （ｆ）上記エッチングされた銅及びクロムの層上にポジ
ティブ・フォトレジストの第２のブランケット層を付着
し、 （ｇ）選択されたパターンを画成するように上記第２の
ブランケット層を露光及び現像し、 （ｈ）上記第２のブランケット層をシリル化しその後ベ
ークする工程を有する、 電気的接点構造の形成方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US86026186A | 1986-05-06 | 1986-05-06 | |
| US860261 | 1986-05-06 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62263645A true JPS62263645A (ja) | 1987-11-16 |
| JPH031830B2 JPH031830B2 (ja) | 1991-01-11 |
Family
ID=25332822
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62057035A Granted JPS62263645A (ja) | 1986-05-06 | 1987-03-13 | 電気的接点構造とその形成方法 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0246447B1 (ja) |
| JP (1) | JPS62263645A (ja) |
| DE (1) | DE3775980D1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5200026A (en) * | 1990-05-18 | 1993-04-06 | International Business Machines Corporation | Manufacturing method for multi-layer circuit boards |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3824008A1 (de) * | 1988-07-15 | 1990-01-25 | Contraves Ag | Elektronische schaltung sowie verfahren zu deren herstellung |
| JPH0636472B2 (ja) * | 1990-05-28 | 1994-05-11 | インターナシヨナル・ビジネス・マシーンズ・コーポレーシヨン | 多層配線基板の製造方法 |
| DE4323064A1 (de) * | 1993-07-10 | 1995-01-12 | Morton Int Inc | Verfahren zur Herstellung einer lötbereiten gedruckten Schaltung |
| US20020020898A1 (en) | 2000-08-16 | 2002-02-21 | Vu Quat T. | Microelectronic substrates with integrated devices |
| US6555906B2 (en) * | 2000-12-15 | 2003-04-29 | Intel Corporation | Microelectronic package having a bumpless laminated interconnection layer |
| US9949378B2 (en) | 2014-04-14 | 2018-04-17 | Presidio Components, Inc. | Electrical devices with solder dam |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2541044A1 (fr) * | 1983-02-21 | 1984-08-17 | Ebauchesfabrik Eta Ag | Procede de montage d'une plaquette de circuit integre sur un substrat |
| CA1248402A (en) * | 1983-09-16 | 1989-01-10 | Larry E. Stillwagon | Method of making articles using gas functionalized plasma developed layer |
-
1987
- 1987-03-13 JP JP62057035A patent/JPS62263645A/ja active Granted
- 1987-04-14 DE DE8787105552T patent/DE3775980D1/de not_active Expired - Lifetime
- 1987-04-14 EP EP87105552A patent/EP0246447B1/en not_active Expired
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5200026A (en) * | 1990-05-18 | 1993-04-06 | International Business Machines Corporation | Manufacturing method for multi-layer circuit boards |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH031830B2 (ja) | 1991-01-11 |
| EP0246447A3 (en) | 1988-01-13 |
| DE3775980D1 (de) | 1992-02-27 |
| EP0246447A2 (en) | 1987-11-25 |
| EP0246447B1 (en) | 1992-01-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0411165B1 (en) | Method of forming of an integrated circuit chip packaging structure | |
| US6232212B1 (en) | Flip chip bump bonding | |
| US5244833A (en) | Method for manufacturing an integrated circuit chip bump electrode using a polymer layer and a photoresist layer | |
| US4076575A (en) | Integrated fabrication method of forming connectors through insulative layers | |
| US4054484A (en) | Method of forming crossover connections | |
| EP0145862B1 (en) | Metallization of a ceramic substrate | |
| WO1996031905A1 (en) | A solder bump structure for a microelectronic substrate | |
| JPH029198A (ja) | 基板上に金属層を付着する方法 | |
| US5384283A (en) | Resist protection of ball limiting metal during etch process | |
| US6114097A (en) | 3-D laser patterning process utilizing horizontal and vertical patterning | |
| JPS62263645A (ja) | 電気的接点構造とその形成方法 | |
| US4908689A (en) | Organic solder barrier | |
| JP2005057264A (ja) | パッケージ化された電気構造およびその製造方法 | |
| EP0042943A1 (en) | Multilayer integrated circuit substrate structure and process for making such structures | |
| CN118541017A (zh) | 量子芯片的制备方法及超导量子芯片 | |
| JPH07201922A (ja) | 基板上へのハンダバンプの形成方法 | |
| JPS63119551A (ja) | パタ−ニングされた金属膜の形成方法 | |
| JP2005129665A (ja) | 半導体装置およびその製造方法 | |
| KR100212496B1 (ko) | 플립칩용 반도체 장치의 제조방법 | |
| KR950009887B1 (ko) | 반도체 소자의 범프 제조방법 | |
| JPH04350940A (ja) | 半導体装置の製造方法 | |
| JP2001127062A (ja) | 配線の形成方法 | |
| TW552654B (en) | Bump process and etching method of under bump metallurgy | |
| JPS58213451A (ja) | 多層配線の形成法 | |
| JPS6226843A (ja) | 電極金属配線パタ−ンの形成方法 |