JPH0636472B2 - 多層配線基板の製造方法 - Google Patents

多層配線基板の製造方法

Info

Publication number
JPH0636472B2
JPH0636472B2 JP2135505A JP13550590A JPH0636472B2 JP H0636472 B2 JPH0636472 B2 JP H0636472B2 JP 2135505 A JP2135505 A JP 2135505A JP 13550590 A JP13550590 A JP 13550590A JP H0636472 B2 JPH0636472 B2 JP H0636472B2
Authority
JP
Japan
Prior art keywords
layer
photoresist
electric circuit
pillar
exposed
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP2135505A
Other languages
English (en)
Other versions
JPH0432295A (ja
Inventor
孝公 村上
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
International Business Machines Corp
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Priority to JP2135505A priority Critical patent/JPH0636472B2/ja
Priority to US07/700,736 priority patent/US5092032A/en
Priority to EP91304414A priority patent/EP0459665B1/en
Priority to DE69105625T priority patent/DE69105625T2/de
Publication of JPH0432295A publication Critical patent/JPH0432295A/ja
Publication of JPH0636472B2 publication Critical patent/JPH0636472B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/22—Secondary treatment of printed circuits
    • H05K3/24—Reinforcing of the conductive pattern
    • H05K3/243—Reinforcing of the conductive pattern characterised by selective plating, e.g. for finish plating of pads
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4644—Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
    • H05K3/4647—Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits by applying an insulating layer around previously made via studs
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/03—Conductive materials
    • H05K2201/0332—Structure of the conductor
    • H05K2201/0335—Layered conductors or foils
    • H05K2201/0347—Overplating, e.g. for reinforcing conductors or bumps; Plating over filled vias
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/03—Conductive materials
    • H05K2201/0332—Structure of the conductor
    • H05K2201/0364—Conductor shape
    • H05K2201/0367—Metallic bump or raised conductor not used as solder bump
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/05—Patterning and lithography; Masks; Details of resist
    • H05K2203/0502—Patterning and lithography
    • H05K2203/0505—Double exposure of the same photosensitive layer
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/07—Treatments involving liquids, e.g. plating, rinsing
    • H05K2203/0703—Plating
    • H05K2203/0733—Method for plating stud vias, i.e. massive vias formed by plating the bottom of a hole without plating on the walls
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/02—Apparatus or processes for manufacturing printed circuits in which the conductive material is applied to the surface of the insulating support and is thereafter removed from such areas of the surface which are not intended for current conducting or shielding
    • H05K3/06—Apparatus or processes for manufacturing printed circuits in which the conductive material is applied to the surface of the insulating support and is thereafter removed from such areas of the surface which are not intended for current conducting or shielding the conductive material being removed chemically or electrolytically, e.g. by photo-etch process
    • H05K3/061—Etching masks
    • H05K3/064—Photoresists
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/071—Connecting or disconnecting
    • H10W72/072—Connecting or disconnecting of bump connectors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/20—Bump connectors, e.g. solder bumps or copper pillars; Dummy bumps; Thermal bumps
    • H10W72/241—Dispositions, e.g. layouts
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/49126—Assembling bases
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/4913—Assembling to base an electrical component, e.g., capacitor, etc.
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/49155—Manufacturing circuit on or in base
    • Y10T29/49156—Manufacturing circuit on or in base with selective destruction of conductive paths

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Printing Elements For Providing Electric Connections Between Printed Circuits (AREA)
  • Electric Connection Of Electric Components To Printed Circuits (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Description

【発明の詳細な説明】 Ａ．産業上の利用分野 本発明は、多層配線板における層間接続形成方法に関
し、特に高密度実装が要求されるコンピューター等のプ
リント基板等に使用される多層配線板の製造方法に関す
る。
Ｂ．従来の技術 従来、エポキシ樹脂等から成る有機基板上へ薄膜多層配
線を行うときの層間接続形成技術として、絶縁層エッチ
ンググ法とめっきピラー法が知られている。絶縁層エッ
チング法については、第３図(a)乃至(g)にその工程を示
している。当該方法は、絶縁層を有する基板１０上に導
体１１を形成する（第３図(a)）。そして、この導体１
１上にフォトレジスト１２をブランケット塗布し、これ
を選択的に露光し、当該レジストを現像し（第３図
(b)）、上記導体１１を選択的にエッチングし、所望の
部分に下層配線回路１３を形成する（第３図(c)）。そ
して残留しているフォトレジスト１２を剥離する（第３
図(d)）。形成された上記下層配線回路１３上に感光性
樹脂から成る絶縁層１４を付着させ（第３図(e)）、エ
ッチング(ドライエッチング法若しくはウェットエッチ
ング法)若しくはパターン露光、現像によってバイア１
５を形成し、下層配線１３回路を露出させる（第３図
(f)）。次に、無電解めっき、蒸着、スパツタリング等
の成膜技術を用いて上記バイア１５及び下層配線回路１
３上に上層配線回路１６を付着させる（第３図(g)）。
この絶縁層形成と配線層形成を繰り返し行うことにより
有機基板上に多層配線を形成している。
特開昭５１−１１８３９０号公報には、Ａｌ配線導体が
形成されている配線基板表面にポリイミド樹脂膜を形成
した後、該ポリイミド樹脂膜の表面に有機Ａｌ化合物層
を形成し、そして該ポリイミド樹脂膜の表面の有機Ａｌ
化合物層の一部を除去し、貫通孔を形成した後、Ａｌの
第二導体層を貫通孔内に形成して所定の多層配線構造体
を形成する旨記載されている。
特開昭５８−９３２９８号公報には、基板上に配線導体
層を形成した後、その上にレジスト層を形成し、下層配
線パターンを形成する。そして上記レジスト層の除去及
びスルーホールの形成を行ない、多層配線を構成する層
間絶縁膜をポリイミド系樹脂を用いて形成し、次に当該
絶縁層上にレジスト膜を形成し、接続スルーホールを形
成し、レジスト膜を除去した後、ベーク処理された上記
絶縁層上に上層配線を形成する旨記載されている。
特開昭６０−１８０１９７号公報には、絶縁基板上に第
１層目のを形成し、該配線パターン上にフォトポリマー
の膜を形成した後、該フォトポリマーの膜を、露光して
光硬化させ、現像し所定位置にバイヤホールを形成され
た光硬化膜を形成し、次いで、上記フォトポリマーの光
硬化膜を層間絶縁膜として使用して該層間絶縁膜上及び
上記バイヤホール部に第２層目の配線パターンを形成
し、さらに上記フォトポリマー膜の形成工程以降の工程
を順次繰り返して多層配線パターンを形成する旨記載さ
れている。
特開昭６１−１２１３９３号公報及び特開昭６１−１２
７１９６号公報には、上記絶縁層エッチング法を用い
て、めっき法、スパッタリング法、蒸着法等により絶縁
層表面に銅、クロム等の配線パターンを形成し、同時に
バイヤホール部を導体化し、下層の導体パターンと電気
的に接続する工程が記載されている。
めっきピラー法については、第５図(a)乃至(h)にその工
程を示している。当該方法は、ポリイミド樹脂をブラン
ケット被覆した基板１０１上に下層配線回路１０３用の
金属膜をスパッタリング等の成膜法を用いて付着させ、
感光性レジスト塗布、パターン露光、現像、レジスト剥
離、エッチングして、下層配線回路１０３を形成する
（第５図(a)）。そしてさらに、下層配線回路１０３の
上には感光性レジスト１０４をブランケット被覆し（第
５図(b)）、感光性レジスト１０４をパターン露光、現
像、レジスト除去によってレジストホール１０５を形成
する（第５図(c)）。このレジストホール１０５内に、
例えば、電気めっきによりめっき柱１０６を当該ホール
１０５内に形成し（第５図(d)）、上記レジスト１０４
を所定の溶剤によって除去する（第５図(e)）。次にポ
リイミド１０７を塗布し（第５図(f)）、当該ポリイミ
ド表面を研磨して平坦化し、めっきピラー１０６の頭頂
部を露出させ（第５図(g)）、さらにその上に上層配線
回路１０８をスパッタリング等の成膜技術により形成す
る（第５図(h)）。以上の工程を繰り返すことによって
多層配線を形成する。
特開昭６１−９０４９６号公報は、絶縁基板上に導体回
路用の金属箔が形成され、ホトレジスト塗布、パターン
露光、現像、めっき、レジスト除去、エッチングして下
層配線を形成する。次いでポリイミド膜を形成し、導通
を形成したい部分に機械的ドリル又はレーザによりレジ
ストホールを形成し、次に、局所的にめっき液及びレー
ザ光を供給することにより、レジストホール内にめっき
ピラーを形成する工程が記載されている。
特開昭６３−４３３９６号公報は、多層配線アルミナ基
板の全面に下層配線を形成し、ポジ型ドライフィルムを
圧着した後、露光、現像によってレジストパターンを
得、形成されたバイアホール内に電気めっきによりめっ
き柱を形成し、めっきレジストパターンを溶剤によって
除去した後、絶縁層を塗布し、その絶縁層の表面を研磨
し、めっき柱の頭頂部を露出させ、その上に絶縁層を塗
布し、その絶縁層に所望の径のレジストホールを形成
し、レジストホールの内部及び上記絶縁層の表面上に銅
をスパッタリングし、さらにエッチングによって必要な
回路パターンを形成する多層配線を形成工程が記載され
ている。
特開昭６３−２４４７９７号公報は、下層配線パターン
を形成したアルミナ基板上に、ポジ型ドライフィルムを
積層してレジストパターンとし、露光現像により、めっ
き柱用のレジストホールを形成する。次に、上記レジス
トホールに硫酸銅めっきを行ってめっき柱を形成した
後、上記レジストをアセトンによって除去し、ポリイミ
ド絶縁層を塗布する。そして、当該絶縁層の表面を研磨
して上記めっき柱の頭部を露出させる。次いで、スパッ
タリング装置を用いて銅層を絶縁層の表面及びめっき柱
の頭部に設け必要な配線を形成する工程が記載されてい
る。
特開昭６１−１７９５９８号公報は、セラミック基板上
に下層配線としての銅の配線パターンが形成され、そし
てこれらの表面上に通常のホトリソ技術を用いてホトレ
ジストパターンを形成する。次に、ホトレジストホール
を介して露出した下層配線層の露出表面上に電解めっき
を行ってめっき柱を被着する。上記めっきピラー表面及
び基板の露出面の全面にポリイミド樹脂を塗布し、絶縁
層の表面から基板方向に所定の圧力で押圧して、絶縁層
の表面を平坦化する。次に、この絶縁層の表面上の所定
の個所に上層配線層を蒸着して配線を形成する工程が記
載されている。
特開昭６２−２６３６４５号公報は、基板上に順次ブラ
ンケット被覆したクロム及び銅層をエッチングして所定
のパターンに形成し、銅層の上にポジティブフォトレジ
ストをブランケット塗布し、このレジストを露光、現像
して開口部(レジストホール)を形成する。次にポジティ
ブフォトレジストをシリル化する。シリル化したレジス
トははんだバリアとしてそのまま残り、溶融したはんだ
浴に浸漬するなどの方法により上記開口部内にはんだ柱
を形成し、その上に上層配線を接続する工程が記載され
ている。
特公昭５０−２０５９号公報は、セラミック等の絶縁性
基板上に下層配線としての銅層が被覆され、その上にフ
ォトレジスト被膜が付着され、このレジストが露光、現
像されるとレジストホールが形成され、このホール内に
電気めっきにより銅のような導電材(めっきピラー)が付
着される。電気めっき終了後、残留フォトレジストが除
去され、その後にエポキシ樹脂のような絶縁材が付着さ
れ、上記導電材及び上記絶縁材上に銅層が無電気めっき
され、層間接続が行なわれる旨記載されている。
Ｃ．発明が解決しようとする課題 下層配線と上層配線とを電気的に接続させるためには、
下層配線回路とバイアとの位置合わせを正確に行わなけ
ればならないが、上記絶縁層パターニング法によると、
両者の間には、パターン間の位置合わせ誤差がある為、
その分だけバイアの径を大きくするか若しくは、第４図
に示すように下層電気回路１３のサイズをレジストホー
ル１５若しくはめっきピラー１０６の径よりも大きくす
るなどの処理が必要であり、電気回路の形成密度を上げ
ることができない。
上記めっきピラー法によると、最初に感光性レジストを
塗布し、回路パターンを形成した後、一旦感光性レジス
トを剥離し、レジストホールにめっきピラーを形成する
ときに再度レジストを塗布し、その後剥離するという工
程を経なければならず、そのぶん余分な工程を経なけれ
ばならないという欠点がある。
本発明の目的は、一度塗布したレジストを二つのパター
ン露光／現像に利用することによって下層回路とピラー
との間の位置の不整合を防止し、より高密度の電気回路
を形成して多層基板の層間接続を行えるようにすること
にある。
さらに本発明の別の目的は、ピラー形成時に使用したフ
ォトレジシトを、回路パターン形成時においても使用し
得るようにして、余分な感光性レジストの剥離塗布工程
を省略し、製造過程におけるプロセス数を低減させるこ
とにある。
Ｄ．課題を解決するための手段 本発明は、基板上に、伝導性の金属層を形成し、その上
にポジティブフォトレジストを塗布し、最初にめっきピ
ラーを形成するために上記ポジティブフォトレジストを
露光、現像、剥離し、レジストホールを形成する。下層
回路パターンを画成するために、再び、残されたポジテ
ィブフォトレジストを露光する。次に、電気めっきによ
り上記レジストホール内にピラーを形成する。なお、ピ
ラー形成後に、下層回路パターンを画成するために、再
び、残されたポジティブフォトレジストを露光するよう
にしてもよい。
更に、下層回路パターンを画成するために、上記露光、
現像後の残余の上記フォトレジストを現像して下層回路
パターンに露光されたレジスト領域を除去すると、金属
層が部分的に露出し、当該金属層をエッチングする。こ
のようにして上記基板の表面が部分的に露出する一方、
上記基板上に下層電気回路が形成される。そして、上記
下層電気回路が形成された後に、上記残されたフォトレ
ジストを所定の剥離液によって剥離する。次に、エッチ
ングされた上記金属層上に有機絶縁層をブランケット被
覆し、上記有機絶縁層の表面を平坦化して上記ピラーの
表面を露出させ、上記有機絶縁層及び上記ピラーの露出
面上に、上層電気回路となる別の金属若しくは電子部品
を付着させて成る多層配線基板の製造方法である。
本発明は上記のような構成により、下層電気回路が形成
される前に、ブランケット被覆された金属層上に接続部
となるピラーが形成されるので、ピラーと下層電気回路
との間に位置ずれがおこるおそれはなくなる。さらに、
ピラーを形成するときに塗布して使用したポジティブフ
ォトレジストを、下層電気回路を形成する際においても
使用することができる。
Ｅ．実施例 以下、本発明の実施例を、第１図(a)乃至(h)を用いて説
明する。
第１図(a)に示すように、有機基板１の上に３０μｍの
銅のブランケット金属層２を、従来から一般に知られて
いる蒸着法、スパッタリング法、無電解めっき法等の成
膜技術により被覆させる。次いで、上記銅層２の上にポ
ジティブレジスト３を塗布する（第１図(b)）。フォト
レジストは、例えば、ＡＺ１３５０Ｊ(シプレー社)、Ｔ
ＮＳ(ＩＢＭ社)、ＰＭＥＲ−Ｐ(東京応化)等、一般に入
手可能ないずれの材料を用いてもよい。その塗布は、通
常、ブラシ、スピンコーティング法又は浸漬により行な
われる。
次に、ポジティブフォトレジスト３は、図示していない
マスク(バイアパターン部分は不透明で、バイアパター
ン部分以外は透明)を介して露光され（第１図(b)）、現
像され、ピラーが形成される領域に対応するレジスト領
域が除去され、ピラー用レジストホール４が形成され
る。これにより、下層配線部が形成される銅層３が部分
的に露出する（第１図(c)）。
更に、下層回路パターンを画成するために、再び、残さ
れたポジティブフォトレジスト３を、図示していないマ
スク(配線パターン部分は不透明で、配線パターン部分
以外は透明)を介して露光する（第１図(c)）。なお、ピ
ラー形成後に、下層回路パターンを画成するために、再
び、残されたポジティブフォトレジストを露光するよう
にしてもよい。次に、電気めっきにより上記レジストホ
ール４内に銅若しくはスズ若しくはハンダメッキから成
るピラー５を形成する（第１図(d)）。なお、ピラー５
を銅で形成する場合、後述の銅層から成る下層配線部を
エッチングする際に、ピラーが同様にエッチングされな
いように銅の上にスズ、はんだめっき、電着塗装膜、電
着ポジティブフォトレジスト膜のいずれか１つを付着さ
せてピラーがエッチングされないように保護している。
更に、上記フォトレジスト３を、ＮａＯＨ、ＴＭＡＭ等
のアルカリ性現像液により現像すると、下層回路パター
ンに露光されたレジスト領域が除去される。すると、下
層配線部が形成される銅層２が部分的に露出し、当該銅
層２を適当なエッチング液を用いてエッチングする。こ
のエッチングは、例えば、５０゜Ｃの硫酸、過酸化水素
混合エッチング液に約２分３０秒浸漬して行うウェット
エッチングである。なお、基板がセラミック、シリコ
ン、ガラスから成る場合、上記ウェットエッチングに代
えてＡｒ、ＣＦ4ガス等、エッチングされるべき材料に
適切な従来から知られたガスを用いてドライエッチング
を行ってもよい。この様にして上記基板１の表面が部分
的に露出される一方、上記基板１上に下層電気回路６が
形成される。この時、ピラー５と下層電気回路６とは、
第２図に示すように、その位置がぴったりと整合してい
る。そして、上記下層電気回路６が形成された後に、上
記フォトレジスト３が上記適当な溶剤によって剥離され
る。
第１図(f)は、例えば、エポキシ樹脂、ポリイミド樹脂
若しくはＢＴレジン（ビスマレイミドトリアジン樹脂）
等の有機絶縁樹脂７を、有機基板１、ピラー５、下層電
気回路６のそれぞれの表面が隠れるように、ブランケッ
ト塗布、乾燥、硬化した状態に示したものである。次
に、この有機絶縁樹脂７の表面をベルトサンダー(紙や
すりをベルト状にした回転研磨機)ブラシ研磨機(ブラシ
に研磨粒子が付いた研磨機)等によって研磨し、バイア
バンプ５の頭頂部を露出させた。そして、有機絶縁樹脂
７及びピラー５の表面上に、例えば電気めっき等の成膜
法によって銅等から成る上層電気回路金属層８を形成し
た（第１図(g)）。なおセラミック、シリコン、ガラス
基板で薄い金属層であれば、スパッタリング、蒸着等に
よる成膜が可能である。これにより、下層電気回路６と
上層電気回路８は、ピラー５を介して電気的に接続され
ることになる。したがって、多層配線を形成するには以
上のような工程を繰り返せばよい。第１図(h)に示すよ
うに、上記上層電気回路金属層の形成に代えて、上層電
気回路となる電子部品１０をはんだ９によって上記ピラ
ー５に取りつけるようにしてもよい。ピラー５は、銅又
は銅上にはんだ若しくはすずで形成しピラーの厚みを任
意に変えることができる。また、ピラー５がハンダメッ
キで形成されている場合、そのピラーの厚みを任意にコ
ントロールすることができ、電子部品をピラーに直接装
着することができる。
Ｆ．発明の効果 本発明によると、多層基板の層間接続において、下層電
気回路とピラー間の位置ずれがなくなるので回路のサイ
ズを大きくする必要がなく、より高密度の電気回路を形
成することができる。また、一旦塗布し、ピラー形成時
に使用したフォトレジストをそのまま回路パターン形成
時においても使用し得るようにすることによって、従来
ピラーの形成のためだけに行っていた余分なフォトレジ
ストの塗布剥離工程を省略することができ、製造過程に
おけるプロセス数の低減を図る得る。
【図面の簡単な説明】 第１図(a)乃至(h)は、本発明の実施例を示す工程図、第
２図は、本発明に係るバンプと下層回路のパターンとの
重なり状態を示した概略図、第３図(a)乃至(g)は、従来
の絶縁層エッチング法の工程図、第４図は、従来のバン
プと下層回路のパターンとの重なり状態を示した概略
図、第５図(a)乃至(h)は、従来のめっき柱法の工程図で
ある。 １……有機基板、２……銅層、３……ポジテイブフォト
レジスト、４……ピラー用レジストホール、５……ピラ
ー、６……下層電気回路、７……有機絶縁樹脂、８……
他の金属層（上層電気回路）、９……電子部品（上層電
気回路）。

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】基板上に形成した下層電気回路と上層電気
    回路との層間接続を行う多層配線基板の製造方法におい
    て、 (a)上記基板上に金属層をブランケット被覆し、 (b)上記金属層上にポジテイブフォトレジストをブラン
    ケット被覆し、 (c)レジストホールを画成するために上記フォトレジス
    トを露光、現像し、 (d)所定の回路パターンを画成するために、上記露光、
    現像後の残余のフォトレジストを露光し、 (e)上記レジストホール内にめっきピラーを形成し、 (f)上記露光された残余のフォトレジストを現像し、 (g)上記残余のフォトレジストの現像により露出した金
    属層をエッチングして上記下層電気回路を形成し、 (h)上記下層電気回路を構成する金属層上から上記フォ
    トレジストを剥離し、 (i)上記エッチングされた上記金属層上、上記エッチン
    グによって露出した基板上及び上記めっきピラー上に有
    機絶縁層をブランケット被覆し、 (j)上記有機絶縁層の表面を平坦化して上記めっきピラ
    ーの表面を露出させ、 (k)上記有機絶縁層及び上記めっきピラーの露出面上
    に、上層電気回路となる別の金属層若しくは電子部品を
    付着させたことを特徴とする、 多層配線基板の製造方法。
  2. 【請求項２】前記めっきピラーが前記金属層と同一材料
    から成るとき、当該材料とは別の材料から成る保護膜
    を、めっきピラーの上部に形成したことを特徴とする請
    求項(１)記載の多層配線基板の製造方法。
  3. 【請求項３】基板上に形成した下層電気回路と上層電気
    回路との層間接続を行う多層配線基板の製造方法におい
    て、 (a)上記基板上に金属層をブランケット被覆し、 (b)上記金属層上にポジテイブフォトレジストをブラン
    ケット被覆し、 (c)レジストホールを画成するために上記フォトレジス
    トを露光、現像し、 (d)上記レジストホール内にめっきピラーを形成し、 (e)所定の回路パターンを画成するために、上記露光、
    現像後の残余のフォトレジストを露光、現像し、 (f)上記フォトレジストの現像により露出した金属層を
    エッチングして上記下層電気回路を形成し、 (g)上記下層電気回路を構成する金属層上から上記フォ
    トレジストを剥離し、 (h)上記エッチングされた上記金属層上、上記エッチン
    グによって露出した基板上及び上記めっきピラー上に有
    機絶縁層をブランケット被覆し、 (i)上記有機絶縁層の表面を平坦化して上記めっきピラ
    ーの表面を露出させ、 (j)上記有機絶縁層及び上記めっきピラーの露出面上
    に、上層電気回路となる別の金属層若しくは電子部品を
    付着させたことを特徴とする、 多層配線基板の製造方法。
  4. 【請求項４】前記めっきピラーが前記金属層と同一材料
    から成るとき、当該材料とは別の材料から成る保護膜
    を、めっきピラーの上部に形成したことを特徴とする請
    求項(３)記載の多層配線基板の製造方法。
JP2135505A 1990-05-28 1990-05-28 多層配線基板の製造方法 Expired - Lifetime JPH0636472B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2135505A JPH0636472B2 (ja) 1990-05-28 1990-05-28 多層配線基板の製造方法
US07/700,736 US5092032A (en) 1990-05-28 1991-05-15 Manufacturing method for a multilayer printed circuit board
EP91304414A EP0459665B1 (en) 1990-05-28 1991-05-16 Manufacturing method for a multilayer wiring board
DE69105625T DE69105625T2 (de) 1990-05-28 1991-05-16 Verfahren zur Herstellung von gedruckten Mehrschicht-Leiterplatten.

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2135505A JPH0636472B2 (ja) 1990-05-28 1990-05-28 多層配線基板の製造方法

Publications (2)

Publication Number Publication Date
JPH0432295A JPH0432295A (ja) 1992-02-04
JPH0636472B2 true JPH0636472B2 (ja) 1994-05-11

Family

ID=15153332

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2135505A Expired - Lifetime JPH0636472B2 (ja) 1990-05-28 1990-05-28 多層配線基板の製造方法

Country Status (4)

Country Link
US (1) US5092032A (ja)
EP (1) EP0459665B1 (ja)
JP (1) JPH0636472B2 (ja)
DE (1) DE69105625T2 (ja)

Families Citing this family (76)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5203078A (en) * 1985-07-17 1993-04-20 Ibiden Co., Ltd. Printed wiring board for IC cards
US6568073B1 (en) 1991-11-29 2003-05-27 Hitachi Chemical Company, Ltd. Process for the fabrication of wiring board for electrical tests
US5504992A (en) * 1991-11-29 1996-04-09 Hitachi Chemical Company, Ltd. Fabrication process of wiring board
DE69218344T2 (de) * 1991-11-29 1997-10-23 Hitachi Chemical Co., Ltd., Tokio/Tokyo Herstellungsverfahren für eine gedruckte Schaltung
TW229350B (ja) * 1992-08-28 1994-09-01 Hitachi Seisakusyo Kk
JP2657741B2 (ja) * 1992-11-17 1997-09-24 池上通信機株式会社 カラー画像表示方法及び装置
FR2699323B1 (fr) * 1992-12-15 1995-01-13 Asulab Sa Contacteur "reed" et procédé de fabrication de microstructures métalliques tridimensionnelles suspendues.
DE69311277T2 (de) * 1992-12-15 1998-01-15 Asulab Sa Schutzrohrschalter und Herstellungsverfahren für aufgehängte dreidimensionale metallische Mikrostrukturen
US5529681A (en) * 1993-03-30 1996-06-25 Microparts Gesellschaft Fur Mikrostrukturtechnik Mbh Stepped mould inserts, high-precision stepped microstructure bodies, and methods of producing the same
DE4310296A1 (de) * 1993-03-30 1994-10-06 Microparts Gmbh Verfahren zum Herstellen gestufter Formeinsätze, gestufte Formeinsätze und damit abgeformte gestufte Mikrostrukturkörper hoher Präzision
US5572409A (en) * 1994-02-08 1996-11-05 Prolinx Labs Corporation Apparatus including a programmable socket adapter for coupling an electronic component to a component socket on a printed circuit board
US5813881A (en) * 1994-02-08 1998-09-29 Prolinx Labs Corporation Programmable cable and cable adapter using fuses and antifuses
US5834824A (en) 1994-02-08 1998-11-10 Prolinx Labs Corporation Use of conductive particles in a nonconductive body as an integrated circuit antifuse
US5808351A (en) * 1994-02-08 1998-09-15 Prolinx Labs Corporation Programmable/reprogramable structure using fuses and antifuses
US5917229A (en) 1994-02-08 1999-06-29 Prolinx Labs Corporation Programmable/reprogrammable printed circuit board using fuse and/or antifuse as interconnect
US5726482A (en) * 1994-02-08 1998-03-10 Prolinx Labs Corporation Device-under-test card for a burn-in board
FR2721435B1 (fr) * 1994-06-17 1996-08-02 Asulab Sa Microcontacteur magnétique et son procédé de fabrication.
JP2571677B2 (ja) * 1994-11-22 1997-01-16 インターナショナル・ビジネス・マシーンズ・コーポレイション 半導体装置の製造方法
US5962815A (en) 1995-01-18 1999-10-05 Prolinx Labs Corporation Antifuse interconnect between two conducting layers of a printed circuit board
US5906042A (en) 1995-10-04 1999-05-25 Prolinx Labs Corporation Method and structure to interconnect traces of two conductive layers in a printed circuit board
US5767575A (en) 1995-10-17 1998-06-16 Prolinx Labs Corporation Ball grid array structure and method for packaging an integrated circuit chip
JPH09148731A (ja) * 1995-11-17 1997-06-06 Fujitsu Ltd 配線基板間の接続構造の製造方法
US5707893A (en) * 1995-12-01 1998-01-13 International Business Machines Corporation Method of making a circuitized substrate using two different metallization processes
US5872338A (en) 1996-04-10 1999-02-16 Prolinx Labs Corporation Multilayer board having insulating isolation rings
US6112406A (en) * 1996-05-06 2000-09-05 Siemens Aktiengesellschaft Method for producing electrically conductive connections between two or more conductor structures
JP3398557B2 (ja) * 1997-01-29 2003-04-21 インターナショナル・ビジネス・マシーンズ・コーポレーション 表層配線プリント基板の製造方法
US6222136B1 (en) * 1997-11-12 2001-04-24 International Business Machines Corporation Printed circuit board with continuous connective bumps
KR20010015829A (ko) * 1997-12-05 2001-02-26 리어 오토모티브 디어본 , 인코포레이티드. 인쇄회로와 제조방법
US6063647A (en) * 1997-12-08 2000-05-16 3M Innovative Properties Company Method for making circuit elements for a z-axis interconnect
US6034427A (en) 1998-01-28 2000-03-07 Prolinx Labs Corporation Ball grid array structure and method for packaging an integrated circuit chip
US6119338A (en) * 1998-03-19 2000-09-19 Industrial Technology Research Institute Method for manufacturing high-density multilayer printed circuit boards
JP3137186B2 (ja) * 1999-02-05 2001-02-19 インターナショナル・ビジネス・マシーンズ・コーポレ−ション 層間接続構造体、多層配線基板およびそれらの形成方法
US20100044079A1 (en) * 1999-08-27 2010-02-25 Lex Kosowsky Metal Deposition
US7446030B2 (en) * 1999-08-27 2008-11-04 Shocking Technologies, Inc. Methods for fabricating current-carrying structures using voltage switchable dielectric materials
US7825491B2 (en) * 2005-11-22 2010-11-02 Shocking Technologies, Inc. Light-emitting device using voltage switchable dielectric material
US7695644B2 (en) * 1999-08-27 2010-04-13 Shocking Technologies, Inc. Device applications for voltage switchable dielectric material having high aspect ratio particles
US20080035370A1 (en) * 1999-08-27 2008-02-14 Lex Kosowsky Device applications for voltage switchable dielectric material having conductive or semi-conductive organic material
US20100044080A1 (en) * 1999-08-27 2010-02-25 Lex Kosowsky Metal Deposition
WO2001017320A1 (en) * 1999-08-27 2001-03-08 Lex Kosowsky Current carrying structure using voltage switchable dielectric material
US6216941B1 (en) * 2000-01-06 2001-04-17 Trw Inc. Method for forming high frequency connections to high temperature superconductor circuits and other fragile materials
TW496111B (en) 2000-08-24 2002-07-21 Ind Tech Res Inst Method of forming contact hole on multi-level circuit board
US6465084B1 (en) 2001-04-12 2002-10-15 International Business Machines Corporation Method and structure for producing Z-axis interconnection assembly of printed wiring board elements
CN1685507B (zh) * 2002-05-23 2010-08-18 肖特股份公司 带有适合射频应用的导体结构的元件的制造方法
JP2005535108A (ja) * 2002-05-23 2005-11-17 ショット アーゲー 高周波用途に適した導体構成を有する構成要素を製造する方法
TW530377B (en) * 2002-05-28 2003-05-01 Via Tech Inc Structure of laminated substrate with high integration and method of production thereof
US7145229B2 (en) * 2002-11-14 2006-12-05 The Regents Of The University Of California Silicone metalization
EP1435765A1 (en) * 2003-01-03 2004-07-07 Ultratera Corporation Method of forming connections on a conductor pattern of a printed circuit board
US7320173B2 (en) * 2003-02-06 2008-01-22 Lg Electronics Inc. Method for interconnecting multi-layer printed circuit board
US20100264225A1 (en) * 2005-11-22 2010-10-21 Lex Kosowsky Wireless communication device using voltage switchable dielectric material
CN101496167A (zh) 2005-11-22 2009-07-29 肖克科技有限公司 用于过电压保护的包括电压可变换材料的半导体器件
US20080032049A1 (en) * 2006-07-29 2008-02-07 Lex Kosowsky Voltage switchable dielectric material having high aspect ratio particles
US20080029405A1 (en) * 2006-07-29 2008-02-07 Lex Kosowsky Voltage switchable dielectric material having conductive or semi-conductive organic material
US7981325B2 (en) * 2006-07-29 2011-07-19 Shocking Technologies, Inc. Electronic device for voltage switchable dielectric material having high aspect ratio particles
JP2010521058A (ja) 2006-09-24 2010-06-17 ショッキング テクノロジーズ，インコーポレイテッド ステップ電圧応答を有する電圧切り換え可能な誘電体材料の組成及び該誘電体材料の製造方法
US20120119168A9 (en) * 2006-11-21 2012-05-17 Robert Fleming Voltage switchable dielectric materials with low band gap polymer binder or composite
JP2008182105A (ja) * 2007-01-25 2008-08-07 Toshiba Corp 半導体素子の製造方法及び半導体素子
US7793236B2 (en) * 2007-06-13 2010-09-07 Shocking Technologies, Inc. System and method for including protective voltage switchable dielectric material in the design or simulation of substrate devices
US8206614B2 (en) * 2008-01-18 2012-06-26 Shocking Technologies, Inc. Voltage switchable dielectric material having bonded particle constituents
US8203421B2 (en) * 2008-04-14 2012-06-19 Shocking Technologies, Inc. Substrate device or package using embedded layer of voltage switchable dielectric material in a vertical switching configuration
US20100047535A1 (en) * 2008-08-22 2010-02-25 Lex Kosowsky Core layer structure having voltage switchable dielectric material
WO2010033635A1 (en) * 2008-09-17 2010-03-25 Shocking Technologies, Inc. Voltage switchable dielectric material containing boron compound
US9208931B2 (en) * 2008-09-30 2015-12-08 Littelfuse, Inc. Voltage switchable dielectric material containing conductor-on-conductor core shelled particles
EP2342722A2 (en) * 2008-09-30 2011-07-13 Shocking Technologies Inc Voltage switchable dielectric material containing conductive core shelled particles
US8362871B2 (en) * 2008-11-05 2013-01-29 Shocking Technologies, Inc. Geometric and electric field considerations for including transient protective material in substrate devices
US8272123B2 (en) 2009-01-27 2012-09-25 Shocking Technologies, Inc. Substrates having voltage switchable dielectric materials
US8399773B2 (en) 2009-01-27 2013-03-19 Shocking Technologies, Inc. Substrates having voltage switchable dielectric materials
US9226391B2 (en) 2009-01-27 2015-12-29 Littelfuse, Inc. Substrates having voltage switchable dielectric materials
US8968606B2 (en) 2009-03-26 2015-03-03 Littelfuse, Inc. Components having voltage switchable dielectric materials
US9053844B2 (en) * 2009-09-09 2015-06-09 Littelfuse, Inc. Geometric configuration or alignment of protective material in a gap structure for electrical devices
US20110198544A1 (en) * 2010-02-18 2011-08-18 Lex Kosowsky EMI Voltage Switchable Dielectric Materials Having Nanophase Materials
US9224728B2 (en) * 2010-02-26 2015-12-29 Littelfuse, Inc. Embedded protection against spurious electrical events
US9082622B2 (en) 2010-02-26 2015-07-14 Littelfuse, Inc. Circuit elements comprising ferroic materials
US9320135B2 (en) * 2010-02-26 2016-04-19 Littelfuse, Inc. Electric discharge protection for surface mounted and embedded components
CN109273339B (zh) * 2018-09-18 2021-03-19 惠科股份有限公司 一种反应室、干法刻蚀设备及刻蚀方法
JP7259942B2 (ja) * 2019-03-29 2023-04-18 株式会社村田製作所 樹脂多層基板、および樹脂多層基板の製造方法
CN113834827B (zh) * 2020-06-24 2024-04-12 江苏长电科技股份有限公司 多层电路基板及其偏移检测方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3496072A (en) * 1967-06-26 1970-02-17 Control Data Corp Multilayer printed circuit board and method for manufacturing same
US3769108A (en) * 1971-12-03 1973-10-30 Bell Telephone Labor Inc Manufacture of beam-crossovers for integrated circuits
JPS60180197A (ja) * 1984-02-27 1985-09-13 宇部興産株式会社 多層プリント配線板の製造方法
US4659587A (en) * 1984-10-11 1987-04-21 Hitachi, Ltd. Electroless plating process and process for producing multilayer wiring board
JPS62263645A (ja) * 1986-05-06 1987-11-16 インタ−ナショナル　ビジネス　マシ−ンズ　コ−ポレ−ション 電気的接点構造とその形成方法
US4763403A (en) * 1986-12-16 1988-08-16 Eastman Kodak Company Method of making an electronic component
JPH081987B2 (ja) * 1987-09-30 1996-01-10 日立化成工業株式会社 配線板の製造法
JP2700259B2 (ja) * 1988-10-06 1998-01-19 イビデン株式会社 プリント配線板における凹所を有する半田層の形成方法
US4920639A (en) * 1989-08-04 1990-05-01 Microelectronics And Computer Technology Corporation Method of making a multilevel electrical airbridge interconnect

Also Published As

Publication number Publication date
DE69105625D1 (de) 1995-01-19
EP0459665B1 (en) 1994-12-07
JPH0432295A (ja) 1992-02-04
EP0459665A1 (en) 1991-12-04
DE69105625T2 (de) 1995-05-24
US5092032A (en) 1992-03-03

Similar Documents

Publication Publication Date Title
JPH0636472B2 (ja) 多層配線基板の製造方法
US5200026A (en) Manufacturing method for multi-layer circuit boards
US4897338A (en) Method for the manufacture of multilayer printed circuit boards
US5985521A (en) Method for forming electrically conductive layers on chip carrier substrates having through holes or via holes
US20090065239A1 (en) Printed circuit board and method of manufacturing the same
US6977349B2 (en) Method for manufacturing wiring circuit boards with bumps and method for forming bumps
JPH06275933A (ja) 回路基板及びその作製方法
US6150074A (en) Method of forming electrically conductive wiring pattern
US5905018A (en) Method of preparing a substrate surface for conformal plating
KR20130031592A (ko) 비아 및 미세 회로를 가진 인쇄회로기판을 제조하는 방법 및 그 방법에 의한 인쇄회로기판
KR100642741B1 (ko) 양면 배선기판의 제조방법
WO1988005252A1 (en) Method for the manufacture of multilayer printed circuit boards
JP3215542B2 (ja) 多層薄膜配線基板の製造方法
JPH06268355A (ja) プリント配線板およびその製造方法
JPH05504233A (ja) プリント回路板及びその製法
JPH08250857A (ja) 多層配線基板の製造方法
JPH03225894A (ja) プリント配線板の製造方法
US10049935B2 (en) Integrated circuit package having pin up interconnect
TWM643781U (zh) 增層電路板
JPH0354873B2 (ja)
JPH0787205B2 (ja) ２層ｔａｂの製造方法
JPH06169144A (ja) プリント配線板の製造方法
JPH0590752A (ja) 多層配線基板の製造方法
JPH02281685A (ja) ヴィアフィル形成方法
JPH05259609A (ja) プリント配線板の製造方法

Legal Events

Date Code Title Description
FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080511

Year of fee payment: 14

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080511

Year of fee payment: 14

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090511

Year of fee payment: 15

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100511

Year of fee payment: 16

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110511

Year of fee payment: 17

EXPY Cancellation because of completion of term
FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110511

Year of fee payment: 17