JPS62264357A - 並列プロセツサ・アレイにおけるプロセツサ付加のシミユレ−シヨン方法 - Google Patents

並列プロセツサ・アレイにおけるプロセツサ付加のシミユレ−シヨン方法

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JPS62264357A
JPS62264357A JP62039301A JP3930187A JPS62264357A JP S62264357 A JPS62264357 A JP S62264357A JP 62039301 A JP62039301 A JP 62039301A JP 3930187 A JP3930187 A JP 3930187A JP S62264357 A JPS62264357 A JP S62264357A
Authority
JP
Japan
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memory
processor
processors
array
controller
Prior art date
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Application number
JP62039301A
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English (en)
Inventor
ダブリュー　ダニエル　ヒリス
クリフォード　ラサ
ブリュースター　カール
カール　スィムス
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Thinking Machines Corp
Original Assignee
Thinking Machines Corp
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Publication date
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    • G06F15/80—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors
    • G06F15/8007—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors single instruction multiple data [SIMD] multiprocessors
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、単一命令多重データ（シングル・インストラ
クション・マルティブル・データＳＩＭＤ）方式並列プ
ロセッサ・アレイの中のプロセッサの数を、問題の解決
に必要なプロセッサの数にまで、事実上変更（付加）す
ることができるシミュレーション方法に関する。
〔従来の技術〕
従来の通常のコンピュータでは、問題を解決するための
一連の命令は、原則的には、一時に一つずつ直列的に演
算処理される。これは、ある時点では、大規模なコンピ
ュータシステムの中の僅かな部分しか利用しないことを
意味し、特に、人工知能の分野においては深刻な問題に
なっている。
このような問題の対策として、相互接続され並列的に動
作する多数のプロセッサを有する大規模「並列プロセッ
サ」が、例えば特開昭６０−８４６６１号公報Ｇこ開示
されている。この方法は従来の技術に対しては相当進歩
したものであるが、それでも未だ更に一層多（のプロセ
ッサ／メモリよりなるアレイに対する要求がある。例え
ば、画面表示する際、各画素につい、てプロセッサ／メ
モリを備えることが有効であるが、１０００　Ｘ　１０
００画素の高解像度表示に対しては１．ＯＯｏ、０００
組のプロセッサ／メモリが必要になる。また、人工知能
研究に重要な視覚シミュレーションその他の機器でも同
様な数が必要なようである。更に偏微分方程式で記述さ
れる流体媒質についてのシミュレーションでも、上記発
明を利用するには、莫大な数のプロセッサ／メモリを必
要とする。
しかし、実際に並列プロセッサ／メそり方式を利用スる
場合に、プロセッサ／メモリの数を非常に大きくするこ
とは困難な問題である。
（発明が解決しようとする問題点） 本発明は、現実的な規模のＳＩＭＤ方式並列プロセッサ
・アレイ例えば３２，０００組のプロセ、す／メモリよ
りなるコネクションマシン（米国登録商標）コンピュー
タを用いながら、１０００　Ｘ　１０００画素を有する
表示の各画・素のデータを処理することが出来るように
、あたかもプロセッサ／メモリの数を増加させたかの如
くシミエレートする方法を提供することを目的とする。
〔問題点を解決するための手段〕
上記問題点を解決するために本発明においては、制御器
と、該制御器により並列に制御される複数プロセッサの
アレイからなり、各プロセッサは同一入力、同一出力、
同一処理要素（プロセシング・エレメント）、及び処理
要素に結合された同一メモリよりなり、この処理要素は
前記制御器から与えられる命令に従うて、其の入力及び
結合されたメモリにより与えられたデータについて処理
して、其の出力にデータを発生させる、単一命令多重デ
ータ（ＳＩＭＤ）方式並列プロセッサ・アレイにおいて
、 （ａ）各処理要素に結合された各メモリを、処理要素に
結合された複数の下位メモリに夫々同様に細分割する、 （ｂ）制御器から各プロセッサに少なくとも最初の命令
または命令の最初の組を与えて、少なくとも幾つかのプ
ロセッサの処理要素夫々に、処理要素と結合された第１
の下位メモリの第１の位置に格納されたデータを処理さ
せる、 （ｃ）ついで、前記最初の命令または命令の最初の組を
、制御器から各プロセッサに与えて、少なくとも幾つか
のプロセッサの処理要素夫々に、処理要素に結合された
第２の下位メモリの第１の位置に格納されたデータを処
理させる、 という各ステップを実行することによって、プロセッサ
／メモリの数を増加させたかのようなシミュレーション
を行うこととした。
前記第１と第２の下位メモリの第１の位置に格納された
新しいデータに、前記（ｂ）および（ｃ）ステップを繰
り返すとか、更に、前記第１と第２の下位メモリの第２
の位置に格納されたデータに、前記（ｂ）および（ｃ）
ステ、プを繰り返すとか、各下位メモリに以下同様に繰
り返し行って、プロセッサ数増加のシミニレ−ジョンを
確実に実行してゆくことが出来る。
〔作用〕
上記のような手段をとることによって、多数のプロセッ
サを必要とするプログラムを、実際にはそれほど多数の
プロセッサを備えていないコンピュータ上で走らせるこ
とが出来るようになる。本発明方法により、画像表示生
成に関連する計算上の問題を、他の方法で行うよりは遥
かに高解像度で実行することができ、また、偏微分方程
式によって記述されるシステムの場合には、４．０００
．０００点以上についてのデータの計算を、僅か３２．
７６８個のプロセッサを用いるアレイによって行うこと
が可能になる。
〔実施例〕
本発明は、特開昭６０−８４６６１号公報に詳細に開示
されたＳＩＭＤ方式コンピュータ例えばコネクションマ
シン（ｃｏｎｎｅｃｔｉｏｎ　Ｍａｃｈｉｎｅ）コンピ
ュータで実行できるように意図されている。
第１図に示すように、このコンピュータシステムは、メ
インフレームコンピュータ１０、マイクロ制御器２０、
並列処理集積回路（ＩＣ）３５のアレイ３０、データソ
ース４０．Ｊｌバッファ兼マルチプレクサ／デマルチプ
レクザ５０、第１、第２、第３及び第４双方向バス制御
回路６０．６５．７０．７５、第２ハソフア兼マルチプ
レクサ／デマルチプレクサ８０、データシンク９０より
成る。メインフレームコンピュータ１０は、例えば米国
ＤＥＣ社製の市販汎用コンピュータＶＡＸを適当にプロ
グラムして用いれば良い。マイクロ制御器２０は３２ビ
ット並列ハス２２を介してアレイ３０に与える一連の命
令を発生させる従来の設計による命令順序制御器である
。マイクロ制御器２０はアレイ３０から線２６上の信号
を受は取る。この信号はデータ出力や状態情報として用
い　−られる汎用部ちグローバル信号である。バス２２
と線２６は各ＩＣ３５に並列に接続される。その結果、
マイクロ制御器２０からの信号はアレイ３０中の各ＩＣ
３５に同時に与えられ、またマイクロ制御器２０に線２
６で与えられる信号はアレイの全ＩＣ３５からの信号出
力を結合して形成されることになる。
この発明の実施例では、アレイ３０は４０９６（＝２”
）個の同−ＩＣ３５を備え、各ＩＣ３５は１６（・ｔ）
の同一プロセッサ／メモリ３６を持っている。従って全
アレイ３０は６５，５３６（・２７うの同一プロセッサ
／メモリ３６を持っている。
プロセッサ／メモリ３６は、２種類の形態に編成され相
互接続されている。一つの形態は従来通りの二次元格子
パターンで、プロセッサ／メモリは１２８　Ｘ５１２の
長方形アレイに編成され、夫々アレイ内で隣接する４組
と接続される。もう一つの形態は１５次元のプール立方
体である。
各プロセッサ／メモリを其の隣接する４Ｉｌ＆ｉと接続
するために、個々のプロセッサ／メそりは格子の各行、
各列で隣接するプロセッサ／メモリと前記特開昭６０−
８４６６１号公報のＦｉｇ、６Ａ、　Ｆｉｇ、７Ａに示
す通り電気導体で接続される；そしてアレイの縁のＩＣ
を除き、あるＩＣの４個の隣接ＩＣは、そのＩＣの東西
南北に直接隣接するＩＣとして識別される。
プール立方体内での各プロセッサ／メモリと１５組の最
近接プロセッサ／メモリとの接続は電気導体とルータ（
ｒｏｕ　ｔｅｒ）によって行われる。配線についての詳
細は特願昭６１−１２８２９４号「超次元アレイ内のプ
ロセッサ相互接続方法およびその装置」の明細書内で説
明されている。ルータについての詳細は「経路指定回路
系」として前記特開昭６０−８４６６１号公報で説明さ
れている。
第２図は更に詳細なプロセッサ／メそり３６の説明図（
特開昭６０−８４６６１号公報の第７八図と同じ）であ
る。第２図に示すように、プロセッサ／メそりは、ＲＡ
Ｍ　２５０　、算術論理演算機構（ＡＬＵ）　２８０、
フラッグ制御器２９０より成る。ＡＬＵは３送信源、即
ちＲＡＭ内の２個のレジスタと１個のフラッグ入力から
のデータに演算を行い、２個の出力、即ちＲＡＭレジス
タの一つに書込まれる和出力と、フラッグ制御器内の特
定レジスタ及び他の特定プロセッサ／メモリで利用でき
る桁上り出力とを生ずる。
ＲＡＭ２５０への入力は、ハス１５２．１５４．１５６
．１５８．　ＡＬＵ２８０からの和出力線２８５、特開
昭６０−８４６６１号公報第６Ａ図中の通信インタフェ
ース装置（ｃ１ｌｌ）１８０からのメンセージパケット
入力線Ｉ２２、及びフラッグ制御器２９０からの書込み
許可線２９８である。ＲＡＭ２５０からの出力は、線２
５６．２５７である。線２５６．２５７上の信号はＲＡ
Ｍ２５０内の二つの別のレジスタの同じ列から得られる
、これらの内の一つはレジスタＡと呼ばれ、他はレジス
タＢと呼ばれる。バス１５２．１５４．１５６．１５８
はマイクロ制御器２０からの命令に従って、これらのレ
ジスタ及び其の中の列にアドレスする。この例では、Ｒ
ＡＭ２５０は記憶容量４０９６ビツトを持つ。
フラッグ制御器２９０は８個の１ビツトＤ形フリツプ・
フロップ２９２．１６から２を選択するセレクタ２９４
及び幾つかの論理ゲートのアレイである。
フリップ・フロップ２９２への入力はＡＬＵ２８０から
の桁上り出力信号、セレクタ２９４からの書込み許可線
２９８（信号）、及び特開昭６０−８４６６１号公報第
６Ｂ図中のプログラマブル・ロジック・アレイ（ＰＬＡ
）　１５０からの８本の線よりなるバス１７２である。
バス１７２の各線は、夫々別のフリップ・フロップ２９
２に接続され、フラッグ・ビットが書込まれる一つのフ
リップ・フロップを選択する。フリップ・フロップ２９
２の出力はセレクタ２９４に与えられる。
セレクタ２９４への入力は、フリップ・フロップ２９２
からの８本を含む最高１６本のフラッグ信号線２９５、
それぞれ１６本の線よりなるバス１７４．１７６である
。更に、バス１７４，１７６の各線は、出力または継続
処理のために、フラッグ信号線の一つを選択するアドレ
ス線である。バス１７４．１７６によりどのフラッグが
選択された場合にも、セレクタ２９４は、線２９６と２
９７に、それぞれ出力を生ずる。フラッグは特開昭６０
−８４６６１号公報の表■に詳細に定義されている。
ＡＬＵ２８０は、８から１を取るデコーダ２８２．和出
力のセレクタ２８４９桁上り出力セレクタ２８６よりな
る。特開昭６０−８４６６１号公報に詳述したように、
これ−により、加算、論理和、論理積を含む多（の関故
に対する和および桁上り出力を発生できる。ＡＬＵ２８
０は一度に３ビツト、即ち、ＲＡＩＩＩ２５０内のレジ
スタＡ、Ｂからの線２５６．２５７上の２ビツト及びフ
ラッグ制御器２９０からの線２９６上の１ビツト、につ
いて操作する。ＡＬＵは２出力、即ち、ＲＡＭ２５０の
レジスタＡに書込まれる線２８５上の和、及び、フラッ
グ・レジスタ２９２に書込まれ、このプロセッサ／メモ
リに接続されている他のプロセッサ／メモリ３６の東西
南北およびディジー入力に付は加えられる線２８７上の
桁上り、を持つ。
この発明に従って、各プロセッサ／メモリは同様に機能
する数個のユニットに分割できる。事実上、各ユニット
は物理的に１個のプロセッサ／メモリのＲＡＭ、ＡＬＵ
、及びフラッグ制御器を共に分は合う別々のプロセッサ
／メモリとして作用する。１組の物理的プロセッサ／メ
モリで実現できるこのようなユニットの数は、各ユニッ
トに対するメモリ要求量によって定まる。
１組の物理的プロセッサ／メモリを幾つかに細分割する
ことは、各物理的プロセッサ／メそり中のメモリを夫々
同じ様に区切ること、及び、第１図中のマイクロ制御器
２０の中に、各物理的プロセッサ／メモリに、まず区切
ったメモリの一区分で動作させ、次回は区切ったメモリ
の其の次の区分゛で動作させ、以下、各細分割下位メモ
リ全部にわたって同様に動作させる機能を持たせること
とによって達成される。この過程を説明するフローチャ
ートを第３図に示す。　　′ メモリの細分割は容易に達成される。例えば、コネクシ
ョンマシンの現在の設計では、各ＲＡ？’１２５０は４
０９６ビソト即・ち各８ビツトよりなる５１２バ′イト
を持つ。実施例では、各バイトは０００から５１１に至
る個別のメモリ位置すなわちアドレスを持つ。
メモリを４個の下位メモリに細分割するには、メモリ位
置０００から１２７までを第１下位メモリに、メモリ位
置１２８から２５５までを第２下位メモリに、メモリ位
置２５６から３８３までを第３下位メモリに、メモリ位
置３８４から５１１までを第４下位メモリに割り当てる
。もし必要ならばメモリをもっと小さい区分に分割する
ことが出来る。
各下位メモリでの第１メモリ位置に相対的な同一メモリ
位置は、各下位メモリで全く同様に用いられる。従って
、もし角度の度、分、秒を指定するデータが、第１下位
メモリの第１、第２、第３メモリ位置０００．００１．
００２に格納されると、角度の度、分、秒を指定するデ
ータがやはり同様に、第２下位メモリの第１．第２、第
３メモリ位置１２８、１２９．１３０に、第に下位メモ
リの第１、第２、第３メモリ位置２５６．２５７．２５
８に、第４下位メモリの第１、第２、第３メモリ位置３
８４．３８５．３８６に格納される。
区分化されたメモリの各部分に対して行われる演算処理
の順序は、それが単独の処理か複数の処理を含むかにか
かわらず、同一である。区分化されたメモリのある部分
から次の部分に進む機能は、様々な方法で達成できる。
例えば、制御器によって指定されるプログラム中のアド
レシングは全部、メモリの各細分割ユニットの第１メモ
リのアドレスに対して相対的に行うことが出来る。これ
に代わって、プログラムで用いるメモリ・アドレスを該
プログラム中で相対的な言い方で指定し、そうすること
によって、区分化されたメモリのある部分から次の部分
に進む時に、これらのアドレスをインクリメントするよ
うにしても良い。
当業者には良く判るように、上記発明の範囲内で多数の
変った態様を実行することが出来る。
〔発明の効果〕
以上説明したように本発明によれば、ＳＩＭＤ方式並列
プロセッサ・アレイの中のプロセッサの数を、実際には
、実用的な範囲内、例えば数万個に抑制しながら、あた
かも百万個程度のプロセッサを用いたかの如きシミュレ
ーションを行うことが可能となる効果が得られる。
【図面の簡単な説明】
第１図、第２図は此の発明の実施に好適なＳＩＭＤ方式
並列プロセッサ・アレイの図式的詳細図、第３図はこの
発明を実施する際のフローチャートである。 １０−　メインフレームコンピュータ、２０・−・・マ
イクロ制御器、　３０〜アレイ、　３５・−・−並列処
理ＩＣ１３６−プロセッサ／メモリ、５０・・−第１バ
ツフア兼マルチプレクサ／デマルチプレクサ、　６０．
６５．７０．７５・−双方向バス制御回路、　８０−・
−第２バツフア兼マルチプレクサ／デマルチプレクサ、
１２２−メツセージパケット入力線、１８０・−通信イ
ンタフェース装置（ｃＩＵ）　、２５０−ＲＡＭ、　２
８０−演算論理機構（ＡＬＵ）、２８４−和出力のセレ
クタ、２８１ｙ−２９２−Ｄ形フリップ・フロップ、２
９４−１６から２を選択するセレクタ、２９５・−フラ
ッグ信号線、２９８−ｍ−書込み許可線。

Claims (1)

  1. 【特許請求の範囲】 １、制御器と、該制御器により並列に制御される複数プ
    ロセッサのアレイからなり、各プロセッサは同一入力、
    同一出力、同一処理要素、及び処理要素に結合された同
    一メモリよりなり、この処理要素は前記制御器から与え
    られる命令に従って、其の入力及び結合されたメモリに
    より与えられたデータについて処理し、其の出力にデー
    タを発生させる、単一命令多重データ並列プロセッサ・
    アレイにおいて、下記各段階よりなることを特徴とする
    並列プロセッサ・アレイにおけるプロセッサ付加のシミ
    ュレーション方法。 （ａ）各処理要素に結合された各メモリを、処理要素に
    結合された複数の下位メモリに夫々同様に細分割する。 （ｂ）制御器から各プロセッサに少なくとも最初の命令
    または命令の最初の組を与えて、少なくとも幾つかのプ
    ロセッサの処理要素夫々に、処理要素と結合された第１
    の下位メモリの第１の位置に格納されたデータを処理さ
    せる。 （ｃ）ついで、前記最初の命令または命令の最初の組を
    、制御器から各プロセッサに与えて、少なくとも幾つか
    のプロセッサの処理要素夫々に、処理要素に結合された
    第２の下位メモリの第１の位置に格納されたデータを処
    理させる。 ２、前記第１と第２の下位メモリの第１の位置に格納さ
    れた新しいデータに、上記（ｂ）および（ｃ）段階を繰
    り返す各段階よりなる特許請求の範囲第１項記載の並列
    プロセッサ・アレイにおけるプロセッサ付加のシミュレ
    ーション方法。 ３、前記第１と第２の下位メモリの第２の位置に格納さ
    れたデータに、上記（ｂ）および（ｃ）段階を繰り返す
    各段階よりなる特許請求の範囲第１項記載の並列プロセ
    ッサ・アレイにおけるプロセッサ付加のシミュレーショ
    ン方法。
JP62039301A 1986-02-24 1987-02-24 並列プロセツサ・アレイにおけるプロセツサ付加のシミユレ−シヨン方法 Pending JPS62264357A (ja)

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