JPS58144971A - アレイプロセツサ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術的背景〕 本発明はコンビエータ援助によるデータ分析の分針に関
し、特に、二次元構造のデータセット（一般に像として
称されている）を処理可能なへ殊なコンビエータ、セル
ーラアレイ７’ｏセッサ（Ｃｅ１ｌｕｌａｒ　Ａｒｒａ
ｙ　Ｐｒｏｃｅｓｓｏｒ　＝　ＣＡＰ　）として知られ
ているコンピュータに関するものである。

イメージ（像）を処理する分野では、一般にセルーラア
レイノロセッサは、そのアーキティクテエアが特にイメ
ージ処理のタスクに適しているタイグのコンピュータシ
ステムとして良く知られている０％別なｒディンは異な
ったインプリメンテーシＢ／間で実質的に相違するもの
であるが、セルーラアレイグロセッナの一般的なアーキ
ティクチュアは極めて区別出来るものである。代表的な
システムでは、従来のデデイｙ（設置ｔ）のコントロー
ルプロセッサニヨって制御される特別なアレイゾロセッ
サが用いられている。このアレイプロセッサを多数の基
本的なプロセッサ（ｏｌｅｍｅｎｔａｌ　ｐｒｏｅ＠５
ａｏｒ　）から構成し、この基本的なプロセッサは通常
のマ１．ｌＪックス内で個々のセルとして分散されてい
る（このことによって記述的名称“セルーラ（＝セル状
の）プレイプロセッサ１が起った）。この基本的なプロ
セッサ（＝エレメントプロセッサ）は本質的に同一なも
のであシ、一般には機能−プログラム可能な（ｆｕｎｅ
ｔｌ・ｎ−ｐｒｏｇｒａｍｍａｂｌ・）論理回路および
メモリレジスタを内蔵するものである。一般に、このゾ
ログラム可能な論理回路は、限られた数の基本的＃Ａ理
および算術機能、例えば＠″ＡＮＤ”ｊ＠ＯＲ’。

′″ＩＮＶＥＲＴ　”オよび’　ＲＯＴＡＴＥ　”を、
コントロールプロセッサによって与えられたデータに関
連して各々のメモリレジスタ内に記憶されたデータにつ
いて選択的に実行出来る能力を有−シている。このコン
トロールプロセッサを共通の命令パスヲ介り、てエレメ
ントプロセッサに連結させている。従ってこれらエレメ
ントゾロセッサの罪て（、それぞれのメモリレジスタ甲
に目己憶されたデータに共通の論理機能で独立的に、し
かし同期して動作するものである（これを、′単一命令
、多重データ動作（Ｓｉｎｇｌ＠Ｉｎ５ｔｒｕｃｔｉｏ
ｎ。

Ｍｕｌｔｉｐｌ＠Ｄａｔａ　０ｐｅｒａｔｉｏｎ　）ま
たは８ＩＭＤ動作と称する）。

このセルーラアレイプロセッサは特にイメージ処理応用
に好適なものである。その理由は、セルーラアレイゾロ
セッサに存在しているメモリレジスタによって、イメー
ジのディンタル的表示が直接プロセッサ中に記憶マツ！
できるからである。このことによって、二次元的構造の
データセット内でデータの空間的相互関連性が本質的に
保存されるようになる。このプレイプロセッサによって
、所望のイメージの処理用アルゴリズムの実行に相当す
る８ＩＭＤ論理動作の選択されたシーケンスを実行させ
るようにすることＫよって、イメージ中のあらゆる点に
おけるデータを本質的に並列に処理することが可能とな
る。本来、有効処理速度（エレメントグロセッｔｒより
て実行される単位秒当）の命令数と同１１に動作するエ
レメントゾロセッサの数との積に相当する）および処理
されるイメージの解偉度の両者は追加のエレメントゾロ
セッサを使用することによって直接的に増大し得るもの
である。

コンビエータ援助法によるデータ分析の極〈一般的な分
野において、このセルーラアレイｌ闘セツ賃アーキティ
クチ為アは比較的最近Ｏ開発によるものであるが、この
アーキテイクチ、島アを利用したシステムがかな）多く
開発されてきた。とれらシステムの多くは一般的な応用
目的の丸めに特別に設計したものであ）、はんのいくつ
かのシステムは極めて特殊な応用目的のために設計され
ている。これら一般応用のシステムについての刊行物と
しては、１１１ｇ　。

Ｐｒ＠＊ｓ＊ｄ１ｍｇｓ　ｏｆ　ｔｈ＠Ｆｉｒｓｔ　８
ｙｍｐｓｓｌｕｍ　ｏｎＣ＠ｍｐｕｔ＠ｒ　Ａｒ＠ｈｌ
ｔ＠ｃｔｕｒ・、　１９７３年、鮪６１〜６５頁　ｅ　
　＠　ＤＡＰ　　−Ａ　　ＤＩＩｔｌｌＳ１１ｔ＠４　
　Ｐｒｅ−＠１１０Ｆ　　’（８，Ｆｅ　ＩＬＩｄｌａ
ｖａｙ着）；米国特許鮪３β１５，０９鴫号。

１ｇ７４年６月４日発行、　”　Ｇ＠ｎ＠ｒａｌ　Ｐｕ
ｒｐ＠ｓｅ＾ｒｒａｙ　　Ｐｒｏｃｅｓｓｏｒ　　’　
　（Ａａｒｏｎ　　Ｈ４ｆ＠ｓｔ＠ｒ　　）　　：　　
米国特許第３，９７９，７２８号、　１９−７６＄９月
７日発行、　”　Ａｒｒａｙ　Ｐｒｏｃ＠５ｓｏｒ　’
　（８ｔ＠ｗａｒｔＲ＊ｄｌａｗｏｙ　）　　：　ム■
ムＡ　、　Ｐｒ＠ｃｅｅｄｉｎｇ　＠ｆ　　ｔｈｅＣ＠
ａ＋ｐｕｔ＠ｒｓ　　ｉｔ　　ａ＠ｒ＠Ｉｌｌ＠＠　　
Ｃ＠ｍｆｅｒｖｎｅ＊　　２　．１９７９年第９３〜９
７頁、　＠Ｔｋ＠Ｍａｓｓｉｖ＊１ｙ　Ｐａｒａｌｌｅ
ｌＰｒｏｃｅｓｓｏｒ　（ＭＰＰ　）　８ｙａｔ＠ａ＊
　’　”、および米国特許第４．１４４．５６６号、１
９７９年３月１３日発行、　＠Ｐａｒａｌｌ＠ｌ　Ｔｙ
ｐ＠Ｐｒｏｃ＠ｓｓ＠ｒ　ｗｉｔｈ　ａ１１ｔａｅｋ＠
ｄ　Ａｗｘｉｌｌａｒｙ　Ｆａｓｔ　Ｍｅｍ＠ｒｉｅｓ
　　”（Ｃ，１ａｎｄｓＴｌ鵬ａｌｔ　）等がある。一
方、いくつかの特殊なシステムに関するものとしては、
米国特許第３、７０１．９７６号、ｔ９７２年１０月３
１日発行、　＠Ｆｌ＠ａｔｉｎｇ　Ｐｏ１ｎｔ　Ａｒｌ
ｔｈｍ＠ｔｉｅ　Ｕｕｌｔ　ｆａｒＰａｒａｌｌｅｌ　
Ｐｒ＠ｃｏｍｓｉｎｇ　Ｃｏｍｐｕｔ＠ｒ　（Ｒ１ｅｈ
ａｒｄ８ｈ１マ・ｔｌ）；米国特許第４．　Ｏ６５，８
０８号。

１９７７年１２月２７日発行、　＠Ｎ＠ｔｗ＠ｒｋＣ＠
ｍｐｕｔ＠ｒ　８ｙｓｔ＠ｍ”（Ｈ＠ｒｍａｍｎ　８ｅ
ｈｅｍｂ＊ｒｇ　）　：および米国特許第４，１０１，
９６０号、１９７１１年７月１８日発行ｅ　＠８ｅｉ＠
ｎｔｉｆｌｅ　Ｐｒｏｃｅｓｓｏｒ　’（Ｒｌｅｈａｒ
ｄ　５ｔａｋｅｓ　）等がある。

これらシステムインｌレメンテーシ冒ンにおいては、ア
レイプロセッサをこれの予期された応用に合致させるた
めに、極めて異ったエレメント７＃−セッサの設計が使
用されている。主として、これは、その可能な限シの広
い応用によるものと利用し得るｆｆ″：Ｉｙ／−ネント
の均等に広範な資化によるものである。しかし、これら
ニレメン）　ｆ　ｃＩセッナＯ共通の特徴としては、高
度のコンＩ−ネント相互接続が、エレメントプロセッサ
の処理速度を最適状１１にするために用いられていると
とである。

このように高度に最適化されたニレメントゲｐセッサ設
計を採用し九時の特別な欠点としては、データ４６１１
の予期された応用における大きな便化にようて、システ
ム全体のデータ処理能力および効率を保持するためｋは
、これらエレメントプロセッサを大＠に再設計する必要
性が生じてしまうことである。とのむとは、以下のよう
な実際上の事実結果によるものである。即ち、これらサ
ブコンポーネントが余シにも高度に特殊化されてしまっ
たことと、相轟接続されてしまった為に１エレメントプ
ロセツサのコン４−ネント構成の大幅な交換または拡瞭
が出来なくなってしまったことである。

〔発明の櫃要〕

従って、本願発明の一般的目的は、広範囲のデータ処理
応用に特に構成し得るモジ、ラアーキティクチ具アゾデ
ィンのエレメントプロセッサから成るアレイプロセッサ
を提供するものである。

本発明のアレイプロセッサは、複数個Ｏモジ為うエレメ
□ント！ロセッサから構成され、このモノ為ルはいくつ
かの異った機能タイプのものである。これらモジュール
を通常の機能タイプのメモリ°およびアキュムレータか
ら構成することができ、これらの各々のタイプは入力プ
ログラマブ・ル論理回路および密接に組み合されたメ毎
すレジスタを包含している。このアレイプロセッサのモ
ジ、−ルを組み合せたので、その結果、エレメントプロ
セッサを設計思想上、互いにパラレル（並列）となる。

エレメントプロセッサ内のデータワードの瞬時の伝送に
基いて、このプレイプロセッサ内のデータの基本的な流
れは結局、パラレルとなる。これらモジュールも、エレ
メントプロセッサを横切って存在する機能プレーンとし
て設計思想上、組み合すようにする。これによって、各
機能！レーンを、独立のエレメントグロセ、すと組み合
せたモジュールのプレイよシ構成する。更に、機能ブレ
ーンのモジ、−ルを単一機能タイプのものとする。

このことによって、プレイプロセッサ内に存在する二次
元的に構成されたデータセットのデータ紘、機能プレー
ンによシ実行されるような共通の論理オ（レージ、ンに
よって、全く同−且つパラレルに処理できるようになる
。

とのアレイプロセッサを７レイ／コントロールグロセ、
サインターフェイスによってコントロールプロセッサに
動作的に接続する。このインターフェイスによってコン
トロールプロセッサがアレイプロセッサと共にデータの
オペレージ、ンおよび交換を命令できるようになる。

本発明の特別な効果としては、モジューラエレメントグ
ロセッサにおいて固有的である高度の設計の自由度であ
る。これの設計を最適にすることによって、モジュール
の各機能タイプの適当な数の選択を介して、あらゆる特
殊なデータ処理用に応用できる。実際上、あらゆるイメ
ージ処理用機能を基本的なデータマニュピレーシ、ン機
能の小さな数に減少できるので（このことによってモジ
ュールでも同様に減少できる）、アレイプロセッサをほ
とんどすべての応用に対して最適化できるようになる。

仙の利点としては、エレメントプロセッサの設計条件に
よって本発明によって構成したプレイプロセッサは故障
に対して保安対策がなされることである。このことは、
適当な数およびタイプのスペアモジュールをエレメント
プロセッサの各々に設けることによって実現できる。

ま喪、他の利点としては、アレイプロセッサ内の各レベ
ルにおいて、メモリレジスタは均一なアレイとなること
である。このことによって、多数のユニークなイメージ
およびイメージ分析−関達性のデータセットをアレイプ
ロセ、す中に同時に存在させられることである。従って
、イメージの処理中に、これらを使用のために直ちに現
われる。

同一プレイレベルの他のモジュールに相互接続し九最も
近傍の隣接データおよび従って、隣接のエレメントプロ
セッサ間で相互接続したデータを有するモノ、−ルを、
アレイプロセッサ内の多数のレベルに配置できる利点が
ある。このことによって〜、これらレベルのモジ、−ル
中のデータセットをプレイを横切って同様なまた祉異っ
た方向に独立して伝送できるようになる。

戚゛下図面を参照し乍ら本発明を詳述する。

！モジエラアレイプロセッサのアーキテクチ１アについ
ての全体説明 前述したように、通常のセルーラアレイプロセッサ（Ｃ
ＡＰ　）システムは２つの基本的要素よシ構成されてい
る。即ちプレイプロセッサおよびアレイプロセッサに動
作指令を与えるために使用スるコントロールプロセッサ
よシ成っている０本発明によれば、モジエラ（ｍｏｄａ
ｌｍｒ　）ヲ有するアレイプロセッサを提供でき、従っ
て高度なフレキシピリ・ティを有すると共に、ＣＡＰシ
ステムで使用するのに特に好適なアーキテクチェア設計
を有している。しかし、本発明は、実際上、開示された
モジェラアーキテクチ為アである。従って、例え本発明
を物理的用語を用いて良好に解駁したと【７ても、本願
発明は特定な物理的実施例かも概念的に区別されなけれ
ばなら々い、しかし乍ら、本願発明の技術的思想を物理
的に具現化する姿態が、米国特許第４．２７５，４１０
号（１９８１年６月２３日発行。

Ｊａｍ　Ｇｒｔ＊ｂ働ｒｚ　　）の１　丁ｈｒｓｅ−Ｄ
ｉｍｓｎｓｉｏｍａｌｌｙＳｔｒｕ＠ｔｕｒｅｄ　Ｍｔ
＠ｒｏ＊１ｅ＠ｔｒｏｍｉｅｍ　Ｄｅｖｉｃ＠’および
米国特許第４，２３９，３１２号（１９８０年１２月１
６日発行、ハ＊　Ｈａ　Ｍｙ＠ｒ　）の＠Ｐａｒａｌｌ
＠ｌ　Ｉｍｔ＋ｓｒ＊ｏｎｎ＠ｅｔ　ｆｏｒ　Ｐｌａｎ
ａｒＡｒｒａｙｓ″′に開示されている（両特許は本願
人に醸渡されている）。

第１図に本発明のアーキテクチェアの実施例のアレイブ
臣セッサ６１およびプロセッサインターフェイスＣＩが
示されている。この７レイプロセツサＣ１は複ａｇｏエ
レメントプロセッサ６０　（＠１Ｉｎｎｓ１ｔａｌ　ｐ
ｒ・Ｃ＠Ｉ・ｒ）よシ構成されておシ、これらエレメン
トプロセッサ６０はセルとして通常０ＮＸＮアレイ中に
分布してお夛、これによってイメージ（儂）の画素の分
布にトポロギー的に合致している。即ち、データポイン
トは二次元的構造になっているデータセット内に存在し
ている。これは従来１２）　ＣＡＰシステム設計となっ
ている。

これらエレメントデロセツ−？″６０は本質的に同−な
亀のであシ、各プロセッサは共通のデータバス＃６を利
用するデータ交換サツシステムによりて相互接続される
複数個のそジェールｉｓよ多構成される。計算機の設計
構造的には、７ｍ／イｆａセッサ６１を構成するエレメ
ントプロセッサ６０は３次元空間を占有し、こむではモ
ジエール５８がｖｉ数の７レイレベルで分布しておル、
これらアレイレベルは互いに並列且つ上下に１なってい
る。エレメントプロセッサ６０はこれらプレイレベルを
平行に横切って延在しているので、各ｆロセッサ６０ｄ
異り九アレイレヘルに存在する対応のＮＸＮモジ、−ル
アレイ中のモー）Ｊ−−ルを含んでいる。

これらモジエールｊ１祉これ０設計に基いて、一般に互
いに同類なものである。これら篭シ−ルは、これの関連
するニレメンドブ−セッサＣｏ内では本質的に独立なエ
ニットであると共に、一般にインプットープｐグツ″ｖ
ｆル論理回路ならびＫこれと密接して組合せたメモリレ
ジスタよ多構成されている。この論理回路はビットシリ
アル回路を利用する仁とＫよって、データに関する論理
動作訃よびデータ操作動作（ｄａｔａ　ｍａｍ１ｐｗｌ
ａｔｉｖ＊　＊）＠ｒａｔｉｏｎ　）を行なっている。

このデータは、これの関連するメモリレジスタ中に一一
タが存在する仁とｋよってデータ交換サブシステムから
受信したものである。

この論理回路を特別Ｋｆログラムすることによって、そ
の入力端子に適当な論理信号の組合せを確立するので特
別な論理動作を行なうことができる。即ち、各ｆａダラ
マッル入カ端子の特別な論理状１１によって、仁の論理
回路の対応セクシ璽ンまたは！ブセクシーンがイネーブ
ルまたはデスイネ−ゾルであるかどうかを決定でき、こ
れによってこの論理回路が特別な論理動作を実行するよ
うＫなる。

しかしこれらモジエール５８は機能的に異りたタイプの
もので、基本的に類似の設計ではあるが異ったイングツ
）　−ｆ　ａグラマツル論理回路を有している。この異
った機能タイプには、メモリ、アキ凰ムレータ、カウン
タおよびコンノ譬レータの機能が含まれている。これら
の設計の例が第６．９．１１および１２図に示されてお
り、以下順次詳述する。実際上、論理回路の設計がこれ
らの設計例と矛盾を生じない限シにおいては、基本的な
データ操作機能（ｄａｔａｍａｍｉｐｍｌａｔｌｓｍ　
ｆｕｎｃｔｉｏｎ　）はエレメｙ）ｆａ七ッｔ６０内の
モジエール５８として実行され得るものである。即ち、
イングツト−ｆ−グラマツル論理回路は： （１）　　ビット−シリアル算術のような標準的な論理
設計のものでなければならず、更に（２）データの蓄積
および転送を含んだ論理動作およびデータ操作機能のす
べてを提供する必要があり、これら動作は一般的機能タ
イブと矛盾しないものであシ、最後に１（３）一般にデ
ータ送信器および受信器から構成されるデータ転送回路
を有する必要があシ、この結果、モジーール５ｇによっ
てデータ交換の共通手段を分坦しているものである。従
ってこれらモジエールの機能的タイプは上述した例のみ
に限定されるものではない。

このようにして、エレメントプロセッサ６０は複数個の
モジエール５Ｊよ多構成されるもので、これらモジー−
ル５１はそれぞれ関連するデータ交換サツシステム’１
４によって相互接続されるものである。複数個のモジ晶
−ル５１の各々には各機能的なタイプのものが多く含ま
れている。しかし、各エレメントプロセッサまたはセル
が機能的に同一である必要がある一般のＣＡＰシステム
設計を維持するために、複合ニレメン）　ｆ　ａセッサ
６０の各々は、モジエールｊ８の各機能タイプの数と同
じ数だけ含む必要がある。更に、アレイプロセッサ６１
に関して、８ＩＭＤｆｆシーンとして動作するためには
（一般のＣＡＰシステム設計を維持し乍ら）、各プレイ
レベルに設計構造的に存在するモジエール５１は同一の
機能タイプのものにする必要がある。従って、各モジ為
−ルアレイによって機能！レーン（ｆｗ＋ａ・ｔｉ・ｍ
ａｌ　ｐｌ・−・）が構成され、例えばメａｔ：　９　
ｆ　ｖ−ンマ九ハアキエムレータプレーンがあり、これ
らはアレイグロセッナ６１内のエレメントプロセッサ６
０と横方向に存在している。

更に１所定の機能！レーンを構成するモジ＆−ル５ａを
制御の目的のために共通に動作接続させる必要があシ、
これＫよって常に同時に共通の論理機能を実行し、この
結果、アレイゾロセラｔｅｌｌの８ＩＭＤ作動を本質的
に確立できるようＫなる。

前述したように、複合（コン４ジツト）ニレメン）　ｆ
　ａセッサ６０に存在するモジ為−ル１８は原理的には
相互接続され、これはデータ交換ｔｆｖステムによるデ
ータのインタモジエール転送の目的のためである。この
す７”Ｖステムは、データバス６ｇと複数個の本質的に
同じデータバスインターフェイス回路１＃１〜ｎから構
成されておシ、これらの各々は関連のモジ拳 −−に５１ｃ複合エレメントデロセッｔｒｔ　ｏ中の）
内に設けられている。実際上、これらパスインターフェ
イス１６はその対応するインプット−プログラマブル論
理回路のインテグラル−セタＶｗｓンとなる。

データバスＬＩ６は、複合エレメントプロセッサ６０の
モジエール５＃内に存在するすべてのパスインターフェ
イス１６間の共通の相互接続である。この共通性のため
に、あらゆる数のモジ晶−ルｌｌを、これらモジ１−ル
の設計思想的および電気的に等距離であるように維持し
ながら、ニレメン）ゾロセッｔ＃０内に組み込むことが
できる。従りて、これらエレメントプロセッサＣ＃を、
その内に各機能タイプのモジ＾−ル５８の適当な数を組
み込むことによって特別なまたは一般Ｏ応用の九めに最
適に構成することができる。

データ交換すツシステムＦ４によって複合エレメントデ
ロセッｔＣＯ内のあらゆる数のモジエール５１間にシリ
アルデータの伝送が可能となる。共通のデータバスＩｊ
ＬＩＫシリアルデータを提供するために、少なくとも１
個のパスインターフェイス１＃によって、データがこれ
の関連するメモリレジスタよシデータパス６＃に恰も一
シリアル的（直列的）Ｋシフトされたようにデータが伝
送されるように構成しなければ表ら表い、２つまたはそ
れ以上のモジエール５８にようてこれの関連する代表的
な異ったデータをシリアル的に伝送するようにこれらモ
ジ瓢−ルを構成した場合には、このサブシステムは論理
積（ＡＮＤ　）の機能を実行するようになる。このこと
Ｋよりて、論理０をその時にデータ／（ス６Ｃへ伝送す
るので、各々のシリアルデータ中にピットコンフリクト
が生じることを解決できる。１個またはそれ以上のモジ
ュールｉｓＫよってデータを受信するために、それぞれ
関連するパスインターフェイス１６によってシリアルデ
ータをデータバスからそれの関連するインプットプログ
ラマゾル論理回路へ伝送するように構成する必要がある
。従ってこのデータを関連したメモリレジスタへシリア
ル的にシフトまたはインプットプログラマゾル論理回路
によって、それからの積をメモリレジスタにシフトし乍
ら操作することができる。２個またはそれ以上の＋　５
Ｆ＝−−ル５８でデータを同時に受信する場合には、こ
のデータを多数のメモリレジスタに簡単に書込むか、ま
たは複合エレメントゾロセッサ６０のあらゆるモジエー
ル機能タイプと一致するように論理作動させるか、また
は両方を行なっている。最後に１データの送信または受
信を行表うように構成されていないモジ、−ル５１をデ
ータバス６Ｃから、有効的に１即機能的に接続を切シ外
す必要がある。このことは、これらのパスインターフェ
イスＦ１ｆＫよりて連続的に論理１をパスｅεへ伝送す
るように構成するととＫよ之て達成できる。このことに
よって、このサブシステムはこれのデータコン７す７ト
（衝突）を解決する能力のために１これらモジ凰−ルＪ
＃が能動的にデータを送信したり、受信したシすること
を効果的に回避するようＫなる。従り゛で、不作動のモ
ジエール５８は、論理機能的にはそれぞれの関連するデ
ータバス６６１ｆＣ接続されないが電気的に接続される
。

第２図に示したコント四−ルゾロセッサ１０を第１図に
示したゾロセツサインターフエイス−３によってプレイ
プロセッサ６１のモジエール１ｉｌＫ作動的に接続する
。このプロセッサ、インターフェイス６３を複数個の個
々のインターフェイス回路４９、例えば第３図で一例を
示し九ような回路から構成する。このインターフェイス
回路４９を各アレイレベルにアーキテクチ為ア的に存在
させ、これをアドレスデコーダｓＯおよびコンフィギエ
レーシ冒ンラツチ（Ｃ＠ｍｆ１ｇｕｒａｔｉ＊ｎ　Ｌａ
ｔ＠ｈ　）　５２によりて構成し、これらの入力端子を
アドレスバス２０およびコントロールパス２４のソレソ
ｔＬＫ　！クテコントロールグロセッサ１０）Ｉｃ接続
している０次に、コノコンフイギエレーシ叢ンラツチ５
２の出力端子を、これに対応する機能プレーン、即ち各
各のプレイレベルに存在するモジエール５８に含まれて
いるイン！ットデログラ！プル論理回路のグログラ！ゾ
ル入力端子に接続する。更に詳述すれば、論理回路の対
応するゾログラ！プル入力端子をそれぞれ互いに接続し
、各々をコンフィギ為し−ジ冒ンΔス５６によってコン
フィギ為し−ジ嘗ンラッチ５２の別個の出力端子に接続
する。従って、コントロールプロセッサ１０によって予
め選択したコントロールワードをこれらコンフィギ為し
−ジ冒ンラッチ５２の各々に選択的にアドレスおよび書
込むことができる。この；ントロールワードの各ビット
によって、対応するインプットゾログラマゾル論理回路
の共通入力の論理状態を確立できるので、このコントロ
ールワードによって、それぞれ関連の機能プレーン内に
存在するすべてのモジエール５１の機能構造（ｆｗｍ＠
ｔｌｅｎａｌ　ｅｏｎｆｌｇｕｒａｔｌａｍ　）を規定
できる。従って、このコントロールプロセッサ１０に簡
単な手段を設けて、これＫよってアレイプロセッサ６１
内に各機能プレーンを独立して構成していゐ。

前述したように１アレイグロセツサ６１の一般的な動作
を第′２°図に示した＝ントロールプロセッサ１０によ
つて行なりている。このコントロールプロセッサ１０　
Ｋハ’Ｏ１来設計Ｏコン−１−タシステム１２が設けら
れており、これによってプログラムの蓄積およびシーケ
ンス制御、データの蓄積およびＩ１０データのノ々ツ７
ア作動、ならびにアレイプロセッサインター７エイス６
３のインターフェイス回路４９へのランダムアクセス動
作が行われている。

コントロールプロセッサ１０によって実行されるプログ
ラムは本質的にイメージ処理アルがリズムに基〈もので
ある。このアルゴリズムは一般に周知なものであシ、プ
レイプロセッサ６１に関連して使用し得るものである。

これによって信号の分析およびイメージ分析のようなタ
スクを実行することができる。この信号の分析にはツー
・リエ交換およびマートリックス掛算が含まれておシ、
イメージ分析にはコントラスト強調、エツジ規定（ｅｄ
ｇ＠ｄ＠ｆｉｎｉｔｌ＠ｎ　）および物体位置（ｏｂｊ
＠ｃｔ　１ｏｅａｔｌｏｎ　）が含まれている。

各々のアルゴリズムによって、論理機能の特定のシリー
ズを確立し、これはイメージデータセット上に実行され
る必要があシ、所望の情報を抽出するためのものである
。これら論理機能をアレイゾロセッサ６１によって従来
のように実行する。との実行は、このプレイプロセッサ
６１によってデータセットを伝送することによって成さ
れ、仁のデータセットは、一方の機能プレーンのメモリ
レジスタ中に予め記憶マツプされたもので、とのセット
は所望の機能タイプの他方の機能プレーンのメモリレジ
スタ中に伝送される。これらデータセット伝送の継続、
またはレベルシフ）は、例えそりエール６８の異なる機
能タイ！が最少ととしても、実際上、あらゆるイメージ
３埋アルがリズムを実行するために使用できるものであ
る。レベルシフトを実行するために必要な特定のステッ
プが第１３図に示されておル、これについては後述する
。

第２図に示した一例゛のように、コントロールプロセッ
サシステム１０は、アレイプロセッサ６１の作動のため
に必要なものである。このプロセッサシステムには、従
来の設計、例えば高速、ビットスライスシステムのディ
ジタルスンビ為−タシステム１２が必然的に含まれてお
シ、これらはム−ｖａｎ＠ｓｄ　Ｍｉｃｒｏ　Ｄ＠ｖｉ
ｃ＠ｓ　ＡＭＤ　ｊ　９０１マイクロゾロセツサベース
システムによって代表されるものである。しかし、本願
発明はコントロールゾロセッサ１０の設計を趣旨とする
ものではなく、コントロールゾロセッサを含んだ完全な
アレイゾロセッサシステムを趣旨とするものである。従
って、このコントロールゾロセッサの必要なＳ々の能力
およびこれら能力を提供する丸めの一般的な手段をこの
完全性のために以下に説明する。

アレイゾロセッサ６１を制御するために、この；ントロ
ール！ロセッサＪ　＃ａ７レイφグロゾロサ・インター
フェイス６３とインタフェースを確立するために必要な
すべての信号を供給できる能力を有する必要がある。従
って、このコントロールゾロセッサ１０は、゛□アドレ
スバス２０にアレイレベル選択アｙレスを供給してゾロ
セッサインターフェイス６３のインターフェイス回路４
１１ＣツンＩム的に接近し得るように設計する必要があ
る。アドレスバス２０内の平行ラインの数量は、１０本
が好ましく、またはランダム的に選択出来るアレイレベ
ルの数の底を２とする少なくとも対数値とするととが望
ましい、とのコントロールゾロセッサ１０ｄコントロー
ルパス２４の長さに関連して１６ビツトのコントロール
ワードを供給できる能力を有し１６本の平行ラインを設
けることが好ましいものである。アドレスおよびコント
ロールワードに関連して仁のへフントロールプロセラ９
１０によりてアドレス有効ライン（ａｄｄｒ・■マａｌ
ｌｄｌｉｎ・）２２にアドレス有効信号を供給する必要
がある。これによりて、アドレスおよびそれに対応する
コントー−ルワードはそれに関連したノ奇スで安定して
いることを表示する。最後に、このゾロセッ？により′
て、リセットツイン２ＩＩにコンフイギ島し一シ冒ンラ
ッチリセット信号を供給する必要があシ、とれＫよつて
、ゾロセッサインターフェイス６３に存在するすべての
コンフィギエレーシ曹ンラツチのピッ）を不作動状態に
リセットする。

マタ、このコントロールゾロセッサ１０によって安定で
、高速（約１０　％Ｉｎ１ｘ位）のシステムクロック信
号（ｓｙｓ　ａＫ）を供給できるようＫする。ｍ準のク
ロック発生器１４を用いて、必要すＳＹＳ　ＣＫ信号を
システムクロックライン２８に供給することができる。

また更に、仁れによって信号をライン３０に供給するこ
とによって、コンピュータシステム１２をプレイ７＃ロ
セツサ６１に最終的に同期させている。

このコントロールプロセッサ１０によって、８Ｙ８０Ｋ
から得たクロックツ臂ルスの予め選定し九数のパルスを
アレイプロセッサクロック（ＣＫ）ライン３８でダート
制御することが可能となる。

このｒ−）制御作動は、標準のダウンカウンタ回路およ
びＡＮＤ／ｆ−トを含むクロックカウンタおよび？−ト
１６を用いることＫよって実現できる。Ｃ［／ｌルスカ
ウント数は、単一方向データパス３２によってクロック
カウンタおよびダート１６０入カラツチに供給される。

仁のクロックカウンタおよびｒ−ト１６の動作は゛、コ
ントロールライン３４のダウンカウントイネーブル信号
によりて開始される。これに応答して、クロックカウン
タおよびｒ−ト１６によりて、ＳＹＳ　ＣＫΔルｘｏｃ
ｉｃライフ３１１への伝送が５ｙｓＣＫ　パルスの予め
選定された数をカウントダウンし乍らＡＮＤｒ−トによ
シ実行されるようになる。

仁のカウントダウンが完了すると、このクロックカウン
タおよびｒ−ト１６によりて、８Ｙ８　ＣＫ・膏ルスの
伝送が停止すると共に、コンピータシステム１２に；ン
トロールラインＳｔ；のダウンカウント完了信号が供給
されるようにたる。

最後に、コントルールプロセッサシステム１０によって
データのシリアル交換（データＩ１０　）をデータＩ）
ｔ／データＯＵＴライン４ε、４８のアレイデロセッナ
６１に供給する必要がある。

これは、標準的なシ９アルー／譬うレルおよびΔラレル
ーシリアルプンバータ１＃を使用するζとによって実現
できる。コンビエータシステムｘＨｃ臨時的に記憶され
た、またはバッファ作動されている二次元的構成のデー
タセットからの単一データワードを、コンバータＪ＃Ｋ
ｍ列的に双方向データバス４　、ＯＫよって伝送するこ
とができる。１６ピツトの好適なワード長を有する並列
データワードをデータＯＵＴ　（ＤＯ）ライン４８を経
てアレイプロセッサ６１に直列的（シリアルに）伝送す
る０反対に１アレイプロセツサ６１に記憶され九データ
セットからシリアルデータワードをデータＩＮ　（ＤＩ
）ライン４６を経てコンバータ１８へ伝送できる。次に
このデータワードを並列に変換すると共に１データ／青
ス４０１−介してコンビエータシステム１２へ伝送する
。この装ンビー−クシステムｌｌｌＩＣコントロールラ
イン４２ｅ４４ｔｌ＆置１．Ｃ、コンバータ１８のシリ
アルデータｌＢ、／ｌラレルデータｏｕｔ作動およびノ
譬うレルデータワード書込み、シリアルデータｏｕｔ作
動をそれぞれ制御する。コンバータ１８によるデータの
シリアル／ノ譬うレル変換は、クロック信号ライン３８
のコンバータ１８ヘクロツクカウンタおよびゲートＩＮ
Ｋよって供給され九〇に一々ルスに応答すると共にこれ
に同期する４０である。このＣＫ　／譬ルスもまたアレ
イプロセッサ６１１１Ｃ同時に与えられるものである。

従うて、クロック〆ウンカウ／）ｅＫ！うテ、コントロ
ールプロセッサ１０とアレイプロセッサＣ１間で交換さ
れるべきデータのワード長を直接的に決定できる。第３
図で示したように、、　ＣＩＣ、ＤＩおよびＤｏライン
Ｊｌｅ４ｇ、４８を各々のインターフェイス回路４＃を
経て通過させると共に、それに対応するアレイレベルの
機能プレーンを利用可能とすることができる。

Ｂアレイ７”ａセッサ 前述したように１アレイプロセツサ６１は複数個のエレ
メントゾロセッ？６０から構成されておシ、とのニレ、
メン）　ｆ　ａセッサ６ｏは、数種の異った機能タイプ
の複数個のモジエール５１から構成される。モジエール
５８が組合されているので、この結果、エレメントプロ
セッサ６０は概念的に並列であ・シ、これによってプレ
イプロセッサ６１内のデータの流れは並列となる。各エ
レメントプロセッサ６０の篭ジュール５ｓは、これに関
連したデータ交換サブシステムの単一データパス６６に
よってのみ相互接続されるので、この内部におけるデー
タの流れは正確にビット−シリアルとして表現できる。

しかし、このデータの流れをワード−パラレルとして表
現することもできる。その理由は、ノ中ツレルエレメン
トプロセッサ６００共通および同時の作動のためである
。このワードーノ臂うレルおよびピット−シリアル動作
によりてアレイ７ｐ−セッサ６１が全体のイメージを一
度に効果的に処理できるように々る。更にまた、このタ
イプの動作によって、かなシ簡単なシリアル算術回路を
使用でき、これＫよりてモジエールの種々の機能タイプ
の論理回路の実行が可能となる・ 動作ヲ共通のワードーノ中うレル、ビット−シリアルモ
ードで行危う九めに、これらモジ為−ル５８に更にエレ
メントプロセッサ６０を横切る機能プレーンとして組合
せ、各プレーンをアレイゾロセッナ６１のアレイレベル
に存在するモジ為−ル５８の共通の機能タイプから構成
する。このことに・よって、数種類のタイ！のモジエー
ル５ｓによってメ篭り、アキエムレータ。

カウンタおよびコントロールとしてこのような機能プレ
ーンが与えられるようにまる。

Ｃプロセッサインターフェイス コントロールプロセッサ１０は、それと関連したインタ
ーフェイス回路４９の１つによって機能プレーンＯ仔々
と作動的に組み合わされ、この回路４りには第１図で示
したようなプロセッサインターフェイスＣＪが設けられ
ている。

第３図を参照すると、各インターフェイス回路４９は、
シングル、好適には１６ビツトワイドと、ワードΔラレ
ルデークラッチ５２とこれと組み合せたアドレスデプー
ダ５０よシ構成されている。アドレスデプー〆５０のア
ドレスおよびアドレス有効入力ならびに１コンフイギ凰
レージ璽ンラツチ５２のデータおよびラッチリセット入
力を、プロセッサインタ−７エイス６ＪＯインターフエ
イス回路４９の対応する入力と共に、アドレスバス２０
．アドレス有効ライン２２、コントロールパス２４およ
びコンフイギ息レージ１ンラッチリセットライン２−の
／ダラレルラインにそれぞれ接続する。各アドレスデコ
ーダ１５０％ｌま九これに関連したコンフィギ為し−ジ
曹ンラッチ５２にラッチイネーブルライン６４に動作的
に接続する。このようにして得られたコンフィギ為し−
ジ曽ンラッチ５２のデータａｌＫよって複数のコンフィ
ギ凰し−ジ曹ンパス５１が構成され、これらパスの各々
がアレイｆロセッ′１＃″Ｉｌｌの独立の機能プレーン
と動作的に組合わされるようＫなる。

こむでプロセッサインター７エイス６３の動作を考える
と、ここに存在す暮各アドレスデ・−〆５０は特定のア
レイレベル選択アドレスに応答するように＆Ｊ）、この
アドレスはアドレスバス２０の；ントロールゾロセッサ
１０によって与えられるものである。従って、アドレス
デコーダ５０によって、アドレス有効ライン２２にアド
レス有効信号が存在する場合にアドレスバス２０にこれ
に対応するアドレスを検出した時、特定のインターフェ
イス回路４９の動作が開始するようになる。この時点に
おいて、アドレスバスーｚｔｔｅｉようて２ツチイネ一
ブル信号がラッチイネーブルライン５４に発生される。

これに応答して、コンフイギエレーシ冒ンラッチｓｚは
、アレイレベル選択アドレスに関連してコント譚−ルプ
ロセッサｌ０ＩＩＣよって得られたコントロールワード
でラッチされる。従って、その時にコントロールパス２
４に現ワれる。一旦ラッチされると、との；ントロール
ワードの関連したビットによりて、フンフィギエレーシ
璽ンパス５６の独立のΔラレルラインに現われ、ま た信号の論理状態を確立するようＫなる。このラッチ５
１に存在しているようなコントロールワードは、新しい
プントロールワードがこのラッチ１２にアドレスされる
か、またはプンフィイ為し−ジ冒ンラッチリセット信号
がリセットライン２６で受信されるまで安定に保たれる
ようＫなる。

Ｄメそり　　プレーン 特定のモジ、−ル５８の機能タイツおよびこれに対応す
る機能プレーンは、これのイン！。

トーゾログラマノル論理回路の特定な設計によって決定
される。第６図に示したのは、メモリタイプイン！ット
ゾログラマツル論理回路である０種々のプログラマツル
イングツトがこれらの機能の定義と共に表Ｉに載ってい
る。

このメモリ七ジ、−ルは２つの主要機能を有するように
設計されている＊　第１　Ｃものは、二次元的構造を成
すデータセットから単一データワードの蓄積用に設けら
れている。これによって、全体のイメージがメモリ機能
プレーン中に直接的にマツ！され得るようになり、これ
によってこれの構成要素データワードの空間的相互関係
が本質的に保存されるようになる。一方、第２のものは
、このデータワードをｆｉｌ接のエレメントプロセッサ
の対応するメモリ七ノ、−ルに縦方向の伝送が行なわれ
るようになる。換言すれば、それの機能プレーン内にお
ける４個の相隣接するモジュールの内の１個に伝送され
るようになる。この機能を、メモリ機能プレーン全体の
見地から考えｔ場合、これによって全体のイメージが、
プレーン内の４つの直交方向のいずれか１つに縦方向に
、イメージの空間的完全性を失わずに縦方向にシフトで
きるようになる。従って、メモリ論理回路によるこれら
機能を与え得る能力について以下に説明する。

４６図に示すように、メモリ論理回路１０２の中心部材
はメモリレジスタ１１８であり、好適には１６ビツト長
を有するものである。　ＡＮＤｆ　−）　Ｊ　２０のＣ
ＬＫプログラマ！ル入力端子にクロ、タイネーブル信号
を供給した場合、この信号によってクロックツ４ルスの
予め選択されたＩｋｔ−（ＣＫライン３８のコントロー
ルゾロセ。

す１０によって得られたように）メモリレジスタ１１８
に供給できるようになる。供給されたクロ、クツ９ルス
の各々によって、メモリレジスタ１１８に含まれている
データを１ピツトだけ右ヘシフトし、これによつヤメモ
リレジスタ１１８へおよびからのデータのシリアル伝送
が可能となる。従って、ｃＫＩｆルスが印加されると、
ＭＳＢｆログラマプル入力端子１２５の論理状態に依存
して、メモリレジスタ１１８の最上位ヒｙ　）　（ＭＳ
Ｂ　）　ｔ＊は最下位ヒｙ　）　（ＬＳＢ　）からのシ
リ、アルデータがデータセレクタ回路１２６を経て相隣
接の出方ライン１０４へ伝送されるようになる。従って
、このシリアルデータをこれの関連する機能プレーン内
の相隣接するメモリモジ、−ルの各々に用いることが可
能となる。最も近い隣接の出力ライン１０４のデータも
極性選択回路（Ｐｏ１ａｒｉｔｙ　５ｅｌｅｃｔｉｏｎ
Ｃ１ｒｃｕｉｔ　）に供給できこの回路ではデータの極
性を、ＰＯＬｆログラマグル入方端子方端子１４８状態
に従って反転ｔたは非反転させている。

次にこれからのデータをデータライン８２を経てメモリ
モジ、−ルのデータバスインターフェイス回ｊｔ２ｙ＃
のデータ送信器セクシ、ンヘ供給する。ここで、このデ
ータを０プログラマノル入カライン８４上の出力イネ−
ツル信号とＮ０Ｒｒ−）　８０によって合成するように
する。このことによって、このデータま友は論理ｌがデ
ーＪｌ　ハスライン６６上のオーブンコレクタ出力バッ
ファ８６に゛よってバッファ処理されるようになる。そ
の結果、これの関係するエレメントプロセッサ６０の他
のモノニール５８が利用可能となる。ここで、この七ジ
ーール論理回路を実行するために、標準的なオーブンコ
レクタ、接地エミッタパイポーラ出力パッファ（第５ｂ
図に示したような）やオープンドレイン、接地ソースＦ
ＥＴ出力パッファ（第５ｃ図に示したような）を使用す
る論理ファミリによって使用できる。

データはまｆｔ　ＣＫ　／ｆルスを供給した時にそれの
ＭＳＢポジシ、ンを介してメモリレジスタ１１８中にシ
リアル的に入力することもできる。この入力データをマ
ルチゾル入力ＮＡＮＤｒ　−）　１ｘ　ｔ；によって、
多数の異ったソースからのデータの積として供給する。

このようなソースの１つとシテハ、データバスインター
フェイス回路７６のデータ受信セクションである。ここ
で、論理ＮＡＮＩＩ’　−）　８　Ｂを用いて、■！ロ
グラマプル入カライン９２に現われているデータ人力イ
ネーブル信号とデータバス６６に現われているデータと
組み合せる。これによって、データ入力イネーブル信号
の論理状態に依存して、受信したシリアルデータま几は
論理ｌをそれの入力ライン９３を経てＮＡＮＩＩ”　−
ト１２６へ供給する。

データの他の１つのソースはメモリレジスタ１１８それ
自身である。このレジスタから最も近傍の隣接するデー
タ出力ライン１０４へのデータ出力をＮＡＮＤｆ−）　
１２８Ｃ）ＲＥＣｆロｆ５マゾル入力１３０として供給
したような再循環イネーブル信号と組み合せる。これに
よって、このメモリ１１８の出力から再循環された反転
データま九はＮＡＮＩＩ”　−）　Ｚ　ｊ　６の論理ｌ
をそれの入力ライン１２９を経て供給できるようになる
。

データの残シのソースは４つの最も近傍のメモリモジ、
−ルである。この場合、最も近傍で隣接のデータ出力ラ
イン１０６．１０８，１１０゜１１２に現われたデータ
を、論理ＮＡＮＤ　ｆ−）１３２．１３６．１４０．１
４４のそれぞれのＳＩ、ＷＩ、Ｎ１．ＥＩプログラマグ
ル入力１３４．１３８，１４２．１４６の対応する入力
イネーブル信号に組み合せる。最も近傍の隣接モジ、−
ルからの反転データまたは論理ｌを入力信号としてＮＡ
ＮＤｌ’　−）　１２６へ供給できる。

プレイプロセッサ６１の横断面（これのエレメントゾロ
セ、す６０を横切っている）として概念的に導入された
メモリ機能プレーン１００が第７図に図示されている。

メモリ入カーゾログラマ！ル論理回路１０２を含むモノ
ニール５８をＮＸＮアレイとして分布させて表示する。

メモリ機能！レーン１００の論理回路１０２を、シリア
ルデータの双方向伝送のために、それの４つの隣接した
組の各々と相互接続する６機能プレーン１００のコーナ
ーモジュール１０１１．１を考察すると、これによって
データが、最も近接の隣のデータ出力ライン１０４によ
シ隣のモジ１−ル１０２１．露、１０２＠、ｎおよび１
０２．、ｌに供給されるようになる。このコーナーモジ
ュール１０２、．１はｔ７ｔそれの隣接組モジュールの
各々からそれぞれの隣接データ出力ライン１０８゜１１
１．１１０，１０６によってデータを受信する。この結
果、図より明らかなように、最も近傍の隣接の相互接続
によって、メモリ機能プレーン１００のモノ、−ルアレ
イの局シを包囲するので、ＮＸＮアレイのどの工、ジ境
界においてもデータの紛失が起らない。

制御の目的の友め、これらモノ、−ル１０２を、メモリ
機能プレーン１００に対応するインターフェイス回１１
１４’９のコン７４ｄｆ＆レージ。

ンパス５６を共通に接続する。モジ、−ル入カール入力
を接続するので、／４ス５６のパラレルラインの各々を
所定タイ！のプログラマノル入力のすべてに共通に接続
する。従って、メモリ機能プレーン１００に存在するモ
ノ、−ル入カーゾログラｑｆル論理回路１０２の総ての
回路は、常に互いに動作的に同一であるよう構成される
ようになる。その理由は、これらのプログラマノル入力
の論理状態は、これの対応するゾロセッサインターフ、
イス回路４９のデータラ、テ５２に存在する制御ワード
によって共通に確立されるからである。

最後に、クロ、クヵウンタおよびコントロールゾロセ、
ｔＪＯＯ？’−）１６によって発生されたクロ、クツ臂
ルスが入カー！ログラマプル論理回路ヘクロックライン
３８によって供給されるようになる。

Ｅ　Ｉ１０機能機能−ン 第８図に示したように、Ｉ１０機能プレーン１５２はメ
モリ機能プレーンと本質的には同じものであシこれを変
更して、コントロールゾロセ、す１０でデータのシリア
ル変換を可能とし友ものである。表■は、このＩ１０機
能機能−ンによって要求される種々の入力および出力の
リストおよび機能の説明である。

このＩ１０機能機能−ン１５２はメモリ機能プレーン１
００と実質的に同一である。しかし、両者の相違は、Ｉ
１０機能機能−ン１５２にはシリアルデータレシーバ／
セレクタ１５４が含まれてお夛、これによって、ＤＯラ
イン４Ｉのコントロールプロセッサ１０によって供給さ
れたデータと、メモリモジュール１０２１．＊の近傍の
隣接データＯｕｔライン１１２のこのモジ、−ルによっ
て供給されたデータとの間での選択を行なっている。そ
れぞれのソースからのデータをライン１１２′内のイー
ストデータ上のメモリ論理回路１０１１．ｌへ供給する
。データの、これら２つのソース間の選択は、ＥＸＩ０
７”ログラマグル人力１５６に存在する外部Ｉ１０信号
に依存する。

！ハ機能プレーン１５２にはシリアルデータ送信回路１
５５が設けられている。この回路はパスインターフェイ
ス回路７６のデータ伝送部分に機能的に等しいものであ
る。メモリ論理回路１０２□ユの最も近傍の隣接のデー
タＯｕｔライン１６０によってデータをデータ送信回路
１５５へ供給する。このデータをＥＸＩＯｆログラマ！
ル入カライフカライン１５６力信号と一緒にＮＯＲゲー
ト８０によって組み合せると共に、オーブンコレクタバ
ッファ回路８６によってＤＩライン４６にバッファ制御
する。このデータバスインターフェイス回路７６の動作
と同様に、最も近傍の隣接データＯｕｔライン１６０の
データまたは論ｆｆ１１を送信し、仁の選択は■ＩＯ信
号の論理状態に依存する□ものである。従って、ゾログ
ラマプル入力１１５６（Ｄ■！０信号が論理０の場合に
は、データレシーバ／セレクタ回路１５４によって最も
近傍の隣接デー＃Ｏｕｔライン１１２からのデータを頂
部列の隅のメモリ論理回路１０２１．１に供給する一方
、データ送信回路１５５によって論ｌ１ｌｔＤＩライン
４６に伝送する。

このような構成（コンフイギ、レージ、ン）において、
このＩ１０機能プレーンは、メモリ機能プレーン１８０
と動作的に同一となる。これとは逆になった場合、即ち
、■ＩＯ信号が論理ｌの場合、データレシーバ／セレク
タ１５４によって、頂部列の隅のメモリ論理回路１０２
１．１にコントロールプロセッサ１０から得たデータを
ＤＯライン４８を経て供給し、他方、データ送信回路１
５５によって、頂部列の隅のメモリ論理回路１０２ｎ、
ｎの最も近傍の隣接データＯｕｔライン１６０からデー
タをシリアルに送信する（ＤＩライン４６を介してコン
トロールプロセッサ１０へ）。

Ｆアキュムレータ機　！レーン アキ、ムレータ機能！レーンのモノ、−ル５８の各々は
、ｆＩ！４９図で示したようなアキュムレータタイグの
入力−ゾログラマグルプレーン回路１７２が含まれてい
る０表層には、アキ、ムレーー輪理回路１７２のプログ
ラマノル入力およびアキ、ムレータ機能プレーンのリス
トおよび機能が載っている。

このアキ、ムレ−タモジュールは２っ１７）７’−タワ
ードのシリアル的合計およびその結果を記憶するよりに
設計されている。従って、Ｎ９図で示すように、このア
キュムレータ論理回路１７２は、例えば１６ビツト長の
メモリレジスタ１８０および桁上げ回路付色の１ビツト
全加算器１８２から実質的に構成されている。メモリ論
理回路１０２のように、ＮＡＮＩＩ’　−）　Ｉ　ＩＩ
　４を用いて、ＣＫライン３８に供給され次ようなり口
、クカウンタおよびゲート１６にょシ発生したクロクク
ノ９ルスをＣＬＫ　ｆログ、＋　？　、！”　／ｌ／　
入力１８６のクロックイネーブル信号と組み合せ、これ
によって、クロ、クツ臂ルスをメモリレジスタ１８０へ
選択的に供給することができる。各クロ、クパルスが供
給されると、メモリレジスタ１８０はシリアルシフトレ
ノスタとして作用し、この中に含まれたデータを１ビツ
ト右側へシフトする。データをこのメモリレジスタ１１
１０からデータセレクタ回路１７４を経てデータパスイ
ンターフェイス回路７６へ出力する。このデータセレク
タ回路１１４は通常の設計のものであり、出力データを
最上位ビ、ト’ｔ７ｔは最下位ピットのメモリレジスタ
１８０から出力データを、ＭＳＢ！ログラ−ｒｆル入カ
ライン１７６の最上位ピット信号の論理状態に依存して
データ出力ライン１７５へ選択的に伝送するようになる
。データセレクタ出力ライン１７５に存在するデータの
データバス６６への伝送ハ、パスインターフェイス回路
のＯｆクロラマプル人力８４に存在する出力信号に依存
するものである。このデータを再循環ＮＡＮＩＩ”−）
　７７　Ｂを経て最後にメモリレジスタ１８０へ再循環
することもでき、これはＲＥＣプログラマゾル入力１７
７に存在する再循環信号の論理状態に依存して行なわれ
るものである０桁上げ付きＬピ、ト全加算器１８８は、
ｌビ、ト全加算器１８８およびｌピ、ト桁上げう、チと
して作用する適当に接続されたフリ、グフロ、ｆ１９０
とから構成されている。この桁上げ付き１ビツト全加算
器１８２は、メモリレジスタ１８０へ再循環されるデー
タおよびパスインターフェイス７６によって供給された
データパスライン６６からの入力データの一方または両
方を受信するようになる。このデータの和ま次は差を桁
上げ付き１ビツト全加算器１８２の外へ同期的にクロッ
ク作動させると共にメモリレジスタ１８０ヘクロ、り作
動させる。この和ま友は差は、データの累積に先立って
ＡＤＤま几はＳＵＢ信号がそれぞれの対応するプログラ
マグル入力１９２，１９３に存在しているかどうか、お
よび入力データが「導」であるか「反転」であるかによ
って決められる。

次に、２つのデータワードの和を取るためにＩＩ′ｉ２
段階の手順が必要であることが明らかである。まず第１
のステ、ゾは＠１データワードをハスインターフェイス
７６からメモリレジスタ１８０ヘシリアル的に加算する
ことである。このことは、使用秦止され７ｔ　（ｄｉｓ
ａｂｌ＠ｄ　）メモリレジスタ１８に予め存在している
データの再循環によって成される。次に第２データワー
ドをパスインターフェイス７６からシリアル的に入力さ
せる。これと同時に、第１データワードをメモリレジス
タ１８０から再循環させ、両データワードを同期させて
桁上げ付き１ピツト全加算器へ供給する０次に、結果と
して得られる合計を同期させてメモリレジスタ１８０ヘ
シフトさせる。この和は従って、追加データワードと加
算できるようになるか、またはこれの対応するエレメン
トプロセッサ６０内のもう１つのモジュール５８ヘシリ
アル的に伝送できるようになる。

第１θ図に示すのは、粗αアレイのアキ、ムｖ−タ％−
／、−ｈｌ　６Ｂから成るアキュムレータ機能プレーン
１６６であり、これにはアキ。

ムレータ入カー！ログラマプル論理回路１７２が含まれ
ている。メモリおよびＩ１０機能プレーン内のように、
このアキ、ムレータモノ、−ル１６　Ｂ　ハコンフィギ
、レージ、ンパス５６によってそれぞれ対応するゾロセ
ッサインターフ８４フ回路４９に共通に接続されている
。従って、このアキ、ムレータ論理回路１７２−の対応
するプログラマブル入力端子は一緒に共通接続されると
共に、更にコンフィイユレーションパス５６の関連の・
譬うレルラインに接続される。このことによって、コン
トロールゾロセッサ１０ｔｌＣＸりて選択され、コンフ
ィギ、レージ、ンラ、チ５６へ書込れたように、コント
ロールワードはアキ、ムレータ回路１７２のゾログラマ
ゾル入力の各々の論理状態を確立することができるよう
になる。従って、コントロールゾロセ、す１０によって
直接選択されるように、アキュムレータ機能！し一ン１
６６中のアキュムレータ論理回路１７２の共通のコンフ
イギュレーシ曹ン（構成）が存在するようになる。コン
トロールゾロセ、す１０のクロックカウンタおよびｒ−
ト１６によって発生させたようなりロックノ中ルスの予
め選択し次数をアキ−ムレ−タモジー−ル１６８および
その内に°含まれている論理回路１７２ヘクロツクライ
ン３８によって供給する・Ｇカウンタ機能プレーン ＠１１図はカウンタ入カープログラマ！ル論理回路を示
す、このゾログラマプル入力およびこれの対応するカラ
ン−機能プレーンのリストおよび機能についての説明を
第Ｎ表に示す。

カウンタ論理回路２００はデータ／童ス６６に現われる
データのビット合計（ｂｉｔ−ｓｕｎ）を作るように設
計されている。従って、カウンタ論理回路２００は、標
準的な５段の二進カウンタ２０４および対応する５ビツ
トのメモリレジスタ２０２よシ実質的に構成される。動
作中、データはこの二進カウンタ２０４の第１段によっ
てデータビット６６からパスインターフェイス回路１６
を経て受信される。この／４スインターフェイス回路１
＃の受信セクションは、データ／ぐス６６からのデータ
セットの受信の勅には使用可能（＠ｎａｂｌ＠）となシ
、受信の後では使用不可能（ｄｌｓａｂｌ・）となる、
受信した論理ｌデータビットによって二進カウンタ１０
４の第１段をクロック作動させ、論理Ｏを受信すると、
この二進カウンタに社何も影響を与えない、従りて、二
進カウンタ２０４はデータバス６６に順次現われる論理
ｌデータビットの数を計数するので、これによって１ビ
ツトの全加算器として機能するようＫなる。この二進カ
ウンタ２０４の出力端子から連続的に得られるこの二進
計数は、８ＥＴｆログラマゾル入力２１０１１Ｃノ！ラ
レルデータセ、ト信号を供給することによって、・々ラ
レル人カーシリアル出力タイグのメモリレジスタ２０２
ヘノ奢ラレルに伝送することが可能となる０次に、この
計数を最下位ピットを最初に、メモリレジスタ２０２か
ら外部のパスインターフェイス回路１６の送信器部分へ
シフトでき、これは、ＣＬＫ７’ログラマプル入力２０
ｇのり四、クイネーゾル信号によって使用可能となるよ
うに、ＣＫライン３８のクロックツ臂ルスの供給に応答
して行われる。この二進カウンタ２０４をＲグログラマ
ブル入力２０８のリセット信号の供給によっていつで４
クリヤにすることができる。制御の目的のために、カウ
ンタ機能プレーンとしてカウンタ論理回路２００の相互
接続を、アキュムレータ機能プレーン１１６中のアキ、
ムレータ論理回路１７２の相互接続に厳格に類似させる
。カウンタ論理回路２００の対応するプログラマツル入
力をそれぞれ一緒に籠酵すると共に、更にこれの対応す
るコンフィギ。

レージ、ンパス５６ｔＤＩ臂ラレルラインにｍ続する・
従って、カウンタ機能プレーンのカウンタ論理回路２０
０の動作は両方共通で且つ同期するものである。

Ｈ，コン／４レータ機能！レーン 第１２図に示したのはコンノ臂し−タ入カー！ログラー
ｖｆル論理回路２１６である０表Ｖは、プログラマツル
入力とそれに対応する機能プレーンのリストおよび機能
について記載している。

このコン・譬レータ論理回路２１６は２つのデータワー
ドを比較するのに３段階の手順を採用している。第１ス
テツ！として、データワーＰをパスインターフェイス回
路２６によってデータバス６６から受信し、これをメモ
リレジスタ２１８へ入力している。この作動は以下のよ
うに実行されている。即ち、ＣＬＫグロゾロマプル人力
２２２のクロックイネーブル信号によってＮＡＮＤ　ｒ
　−）　２２０を経て供給されたようにクロ、クツ譬ル
スの供給に反応して、メモリレジスタ２１１の最上位ピ
ットポソシ、ンを経てデータワード中にシリアル的にシ
フトさせることＫよって実行している。このステップは
、メモリレジスタ２１８中に予め存在するデータの再循
環を行なうことなく実行される。即ち、論理０をＲｇＣ
グロゾロマゾル入力２２６に供給し、これによってデー
タの貴循環を不可能にする。第２ノステ、ｆは、メモリ
レジスタ２１８に現在存在しているデータをデータバス
６６を越えて論理回路２１６にシリアル的に設けた第２
データワードと実際に比較させるものである。これら２
つのデータワードを最下位ビットを最初に、シリアル的
に且つ同期的にコン／譬レータサブ回路２２３の対応す
る入力端子に供給する。第１データワードをメモリレジ
スタ２１８に存在スるデータワードの再循環によってコ
ンノ臂レータサブ回路２２３０Ａ入力に供給する。第２
データワードをデータ／譬ス６６からコンパレータサー
ジ回路２２３のＢ入力にコンｉぐレータＮＡＮＤｒ−ト
２２ｇによって直接伝送する。このＮＡＮＤＩ’−ト２
２りはそれのＣＭＰ　７”　Ｅｌグラマゾル入力２２８
の比較可能信号によって作動するようになる。

これ゛ら２つのデータワードをシリアル的に供給するの
で、このコン／４レータサブ回路２２３によってこれら
の対応するビットを比較し、この比較の累積結果を；ン
・譬レータ状態出力ラッチ２２４によって蓄積する。即
ち、このコンノ臂し−タ状態出力うッ？Ｊ　ｊ　４から
３つの出力；以上、以下、および同等の出力が発生され
、これらは２つのデータワードの比較の状態を連続的に
反映するものである。このコン・９レータ状態出力ラツ
チ２２４０３つの出力をラッチするので、これによって
累積比較の状態をＲゾログラマプル入力２３６にリセッ
ト信号を供給してリセットするまで保持している。実際
上、両データワードの最上位ビットを比較完了したとき
に第２ステ、ｆ１即ちシリアル比較が終了したことにな
る０次に、この比較ステラ！の第３および最後のステッ
プは、比較状態出力ラッチ２２４の出力信号の特定の比
較状態をテストすること−である、このテストを実行す
るために、う、チ２２４の出力のそれぞれを３つのＮＡ
ＮＤ　ｒ　−）２３１．２３３．２３５に接続する。３
つのＮＡＮＤ　ｒ　−）の出力を、トリプル人力ＮＡＮ
Ｄダート３３８によって組み合せ、これの出力信号をバ
スフェイス回路７６に供給する。これらｆ−）１３１．
２３３．２３５の各々にはプログラマブル入力Ｇ％Ｌお
よびＥが設けられており、これを用いることによって、
例えばＡ）ｌｉｔたはム≧Ｂのように、コンツヤレーク
状態出力ラッチの状態の組み合せを選択的にテストする
ことができる。この結果、これら２つのデータワード間
での比較の結果が、第１が第２よシ大きいものであるな
らば、第２ステ、ｆの手順に従い、コン・譬レータ状態
出力ラッチの出力Ａ）Ｂは論理１となる。更に１以上お
よび等しい信号がＧおよびＥの！ログラマブル入力２３
０．２３４のそれぞれに第３ステップ手順中に供給され
るならば、トリゾル入力ＮＡＮＤ　ｒ　−）　２３　Ｂ
によって論理ｌがパスインターフェイス回路７６に伝送
され、これは、比較の結果が第１７′ｈ−タヮードは第
２データワードよシ大きいかまたは等しかっ九かを表示
するものである。

前述のカウンタ機能プレーンと同様Ｋ、制御の目的のた
めに１コン／譬レ一タ機能！レーンのコン／４レータ論
理回路２１６の相互接続をアキエムレータプレーン１６
ｇのアキ、ムレータ論理回路１１２の相互接続と厳密に
類似させる必要がある。このコンノ臂レータ論理回路２
１６の対応するプログラマブル入力のそれぞれを互いに
接続すると共に、これをこれらの対応するコンフィギユ
レーションパス５６の７譬ラレルラインに接続する。従
って、コンノｆレータ機能グレーンのコン・母レータ論
理回路２１６の動作は本質的に両方共、共通であると共
に同期したものである・ ■、ｒ−タ　　サジシステム すでに説明またようにｓ　＃ｉ　５　ａ図で示したよう
に、データ交換サシシステムによって、モジュール５８
がこれの関連し九複合エレメントゾロセ、す６０以内で
データをデータバス６６に同期的に送信またはこのパス
から受信し得るように作動する。またこのデータ交換サ
ブシステムによって、データバス６６から不作動状態の
モジュールを機能的にその接続を解除すること４できる
。この機能を実行するために、このデータ／４スプゾシ
ステム１４には、データバス６６、抵抗性負荷７８、多
数のデー−受信器（これは現われているデータ信号の論
理状態を検知するために、データバス６６に動作的に接
続されている）およびデータバス６６に動作的に接続さ
れた多数のデータ送信器が設けられている。エレメント
ゾロセッサＣＯのモノ、−ル５８を相互接続するために
データ交換サブシステムを使用する場合には、これらデ
ータ送信器および受信器を対と成し、これＫよって同一
のデータバスインターフェイス回路７６ａ−ｎ’（複数
個）を構成することができ、これの各々は複合エレメン
トゾロセ、す６０の対応するモジュールに存在するよう
Ｋなる。抵抗性負荷１８は抵抗器、若しくは抵抗を滞び
るように接続し九ＦＥＴであり、これを電気的導電性パ
スライン６６および電圧源（図示せず）との間に接続し
、これの電位を十分に保持してデータバス６６を論理ｌ
状態に維持するようにする。

パスインターフェイス回路１６および、従ってデータ送
信器および受信器の好適な設計をメモリ人カープログラ
マｆル論理回路１ｏ２、前述のセクションＩ［ＤＫＱ連
して説明する。

これらの本質的な特徴は、以下の通シである。

（１）パスインターフェイス回路７６（２）送信器部分
のデータ田カパッファ８６は第５ｂ−ｃ図で示すような
オーノンコレクタ設計のものでアル。

（２）出７］イネーブル信号をＯプログラマゾル入力＆
４に供給すると、データライン８２の／苛スインターン
ェイス回路７６に供給さ、れたデータをｒ−タパス６６
に送信する。（３）出力イネーブル信号をＯプログラマ
グル入力８４から引込むムこりパスインターフェイス回
路によって論理ｌを発生させると共にこれをデータバス
６６に継続して送信するようになる。（４）入力イネー
ブル信号をＩプログラマグル入力９２に供給すると、デ
ータをデータバス６Ｃから受信すると共に、これをデー
タライン９３で利用可能となる。

これから明らかなように、データを送信する場合には、
各パスインターフェイス回路ＩＣはデータバスの論理状
態を論理Ｏ状態に強制させるだけの能力しか有しないよ
うになる。従って、パスインターフェイス回路１６ｍ−
＊のすべてによって論理ｌを送信している時のみ、デー
タとして、または、データバス５６からそれぞれに対応
したモジ、−ルを機能的に接続を解除して、データバス
６６の論理状態を論理ｌとなる。これと反対に、どのパ
スインターフェイス回路からも論理０を送信するならｄ
、ｒ−タ・ヤス６６は論理０の状態となる。従りて、デ
ータ交換サブシステムによりて、すべてのデータの結線
されたＡＮＤがｒ−タパス６Ｉを経てデータ受信用に構
成され九バスインターフェイス回路１６へ伝送されるよ
うになる。従って、伝送されるデータにおける衝突が１
理にΦルールの一貫した応用によって鉗避されるように
なる。このことによる所望の結果としては、これによっ
て２−タが機能！レーン間で伝送される時はいっで“も
アレイゾロセッサ６６によるｒ−夕依存処理が行なわれ
ることである。即ち、このアレイゾロセッサ６１のデー
タ交換サブシステムの衝突解決能力を、２つまたはそれ
以上のイメージを機能ブレーン間で同時に伝送すること
によって意図的に包含させることができる。データ交換
す！システムの各々によって伝送された実際のデータは
、エレメントプロセッサ６０の伝送されるモジュール５
８に含まれたそれぞれのデータに本質的に依存するもの
である。従って、このアレイゾロセッサ６１には、マス
キングに依存し九ｒ−タ操作を実行する能力がアシ、こ
の操作では結果として得られるイメージは、２つまたは
それ以上のイメージ中に存在するそれぞれのデータに直
接依存するものである。この特徴については、更に以下
のセクションＷ　（Ｉｓで説明する。

入カー！ログラマブル論理回路をこれの関連するデータ
バス６６へ接続するためのパスインターフェイス１６の
通常の使用によって、実際上、エレメント！ロセ、す６
０の全体の複雑さ、およびこの為全体のアレイゾロセッ
サ６１の複雑さを減少できる。このことによって、もし
互いに全体的に見て独立したものでなければ、論理回路
を設計および実行でき、入力の！ログラム設計条件、ビ
ット−シリアル演算およびデータ操作および）ぐスイン
ター７エイス７６の利用の要件のみに無理がある。シン
グルデータバス６６を経て、エレメントゾロセ、すのモ
ノ、−ルの共通の相互接続（これは、先行技術の”セル
”エレメントプロセッサの高度に相互接続されたすｆコ
ンＩ−ネントに相当するものである）を設けるととＫよ
って、エレメントゾロセ、す６０のアーキテクチュアを
簡単にすることができる。

このデータ交換サブシステムによってエレメントプロセ
ッサ６０のアーキテクチュアの交替ｔｆｔ−は発展を簡
潔に行なうこともできる。各モノ、−ル５１はシングル
データライン９０を介してそれの関連するデータバス６
６に接続し、これはデータ送信゛器および受信器（これ
のＩイスインターフェイスｒ６の）と共通であるので、
このモジ、−ル５８を、これらのデータライン９０をデ
ータバス６６から接続を九は適当に接続を解除すること
Ｋよってニレメン）７Ｃｌセツサへ追加させたシ、離間
させることができる。

また、更に、このアーキテクチュアをエレメントゾロセ
、すのスピードや最良条件に直接の影響を与えずに拡張
することかできる。しかし、・曹スライン６６の長さに
沿っての１号の伝送には実際上の遅延による制限があシ
、これＫよって複合エレメントゾロセ、すｔｓ６Ｆｃ存
在ｆるモジ、−ル５８に数の制限が生じる。

しかし乍ら、このデータ交換サツシステムをエレメント
プロセッサ６ｏのモジュール５８を相互接続するのみに
使用される訳では々い。っｔｂ、シリアルデータを多数
の論理回路間でデータバスラインを介してり換する必要
があるところであればどこでも利用できる利点がある。

例えは、機能的に等価なデータ交換サブシステムヲ利用
して、コントロールノロセッサ１ｏのノ臂うレル／シリ
アルコンバータ１８をアレイプーロセッサ６１のＩ１０
機能機能−ンのすべてと相互接続できる。第２図で示し
たように、抵抗性負荷１８を論理ｌ状態のＤＩデータバ
ス４６に接続する。データをＤＩデータバス４６でドラ
イブするため、各！力積能プレーン（第８図参照）に存
在するデータ送信器１５５の田カパッフγ８６を意図的
にオープンコレクタａ計のものとする。更に１データ送
信器１５５の使用不可能状態は、これＫよりて論理ｌを
ＤＩデータバス４６で継続的にドライブするよりなこと
である０本質的に考察して、ｌ１０７′−夕交換サブシ
ステムのデータ受信器はシリアル／パラレルコンバータ
１８であシ、ｒ−夕の受信をＣＫライン３８に供給した
ようなりロックノ量ルスによって不可能としている。従
りて一１Ｉ１０機能！レーンの総てをｊ１０データ交換
サツシステムによってコントロールクロセッサ１ｏのコ
ンバータ１８に共通に接続する。

このデータ交換サツシステムｔノ４ラレルデータワード
を伝送するために容易に操作できる。

前述したように、アレイゾロセ、す６１の原理的オペレ
ージ、ン（イメージを処理するオ（レージ、ン）は、こ
のイメージの並列構成データワードを連続する機能ブレ
ーンを経て連続的にシフトすることである。これらレベ
ルシフトを利用して、イメージデータセットを補助的ま
たはイメージ派生的なデータセットに沿りて、適当なタ
イ！の機能ブレーン（連続している）を介してシフトす
ることＫよって、所望のイメージ処理アルゴリズムの特
定なステップを実行している。

第１３図のシステムタイミングダイヤグラムに示すのは
、多数の機能ブレーンを包含したレベルシフトを実行す
るのに必要な特定のステップである０時刻ｔ！において
、コントロールプロセッサＩＯＫよってコンフィギ、レ
ージ、ンラ、チリセット信号をラッチリセットライン２
６ｔ−ｉてゾロセ、サインターフェイス６３へ供給する
。この信号によって、コンフィギーレーシ璽ンラッチ５
２のすべてのデータビ、トがこれらの対応する！ログラ
マゾル入力の不作動状態となるようにリセットされ石。

次に、コントロ−ルゾロセッｔ７　＃によりてゾロセッ
サインターフェイス６Ｊのインターフェイス回路４９の
あらゆる数を連続的に番地付けし、コントロールワード
をコンフィギ、レージ、ンラ、チの各各に書込むように
する。これらコントロールワードを、インター７、イス
回路４９に対応する機能ブレーンの九めに機能的に規定
でき、これらに番地付けされている０％定の機能を実行
する機能ｒレーンヲ構成するコントロールワードを表１
−Ｖで説明して決定できる０例えば、メモリレジスタ中
に含まれているデータのレベルシフト用のメモリ機能ブ
レーンを構成するために、各モジ、−ル内でデータを再
循環させながら、表Ｉを参考にして表■に示すような所
望・の制御ワードを開発できる。第１３図において、コ
ントロールプロセッサ１０によっテ時Ｍ　ｔ　ｓ　−ｔ
ｓおよびｔ４のそれぞれで３つの機能プレーンを構成す
る。前述したように、各インターフェイス回路４＃のア
ドレスデコーダ６０は番地付けられるので、う、タイネ
ーブル信号が発生され、これによりてこれの対応するコ
ンフイギ凰レージ、ンラ、チ５ｊＫ！ってコン）ＣＩ−
にワードをラッチするようになる。これをコンフィギ、
レージ、ンサイクルと称することができる。レベルシフ
ト中に作動状態となるべき機能ブレーンのコンフィギユ
レーションすイクルが一旦実行されると、アレイノロセ
ッサ６１内の残余Ｃ）機能ｆレーンハ構成＜コンフィギ
ユレーション）されないままと表る。即ち、不作動とナ
リ、このコントロールプロセッサ１０によって時刻ｔｓ
にクロックカウンタおよびダート１６へクロックダウン
カウント数が供給されるようになる。このダウンカウン
ト数を時刻ｔ・においてクロックカウントイネーブル信
号によってクロックカウンタおよび？　−ト１６中ヘラ
ツチするようになる。この信号によって、ダウンカウン
トシーケンス動作を開始して、クロック／臂ルスの予め
選択された数（ダウンカウンタ数で特定され八）をＣＫ
ライン３１に供給する。これらクロ、クツ臂ルスの各々
に応答して、作動中の機能ブレーンは、これらのコンフ
ィギユレーションに依存して、シングルデータビットを
データ交換サツシステムを経て送信または受信するよう
になる。従って、菖１３図で示すように１１６ビツト長
のデータワード１６よ構成る全体のイメージを機能ブレ
ーン間でクロックダウンカウント数を１６となるように
供給することによってレベルシフトすることができる０
時刻ｔｙにおいて、ダウンカウントシーケンス動作は終
了し、クロックカウンタおよびゲート１６によりてクロ
ックカウント完了信号を発生させると共に１こ蜆をコン
♂１−タシステム１２．に供給する。これＫよりてレベ
ルシフトオペレージ、ンが完了し九ことを表わす。

Ｂ、ラテラルシフト アレイ７”ｏセッサ６１のもつ１つの基本的な動作はア
レイのラテラルシフト（鳳ｒｒａｙｌａｔ＠ｒａｌ　５
ｈｉｆｔ　）である、これは基本的な動作ではあるが、
メモリおよびＩ１０１０機能ブレーンうな、最も近傍の
隣接のシリアルデータ伝送能力を有するこれらの機能プ
レーンのみに限定する。このラテラルシフト作動中、こ
れら機能プレーンの１つのプレーンに存在するイメージ
を、イメージの空間的完全性を失なわずその機能プレー
ン内の４つの直交方向のいずれが一方向の横方向（１３
ｔ＠ｒａ１方向）ヘシフトさせる。

このイメージの完全性を、周シを包囲した最も近傍の隣
接する相互接続によって保持している。

この相互接続はＭモジ、−ルアレイノノース（北）とサ
ウス（南）およびイースト（東）とウェス）　（西）の
工、、、ゾに位置しているモノ。

−ル間で行われる。このことによってアレイのエツジ越
えて象徴的にシフトされ九データをそれの対応する対向
エツジに再出現させることが可能となる。更に、イメー
ジは異った機能プレーン中に各々現われるので、あらゆ
る数のイメージを同時に全体的に独立な方向へ横方向に
シフトする。

第１４図の状態タイミングダイヤグラムによって、ラテ
ラルシフトオペレージ、ンを実行するＯＫ必要な特定の
ステップを表わす。レベルシフトオペレージ、ンと同様
に、このラテラルシフトは時刻ｔ１でコントロールラッ
チリセ。

ト信号を発生するコントロールワード、す１゜によって
開始する０次に、時刻ｔｓにこのコントロールゾロセッ
サ１０によって１つまたハソれ以上の機能プレーンを構
成してラテラルシフトオペレーシ、ンを実行する。この
ようなコンフィギ、レージ、ンサイクルの１サイクルの
みを第１４図に示す６−例として、メモリ機能！レーン
ヲ構成するのに必要なコントロールワードを表■に記載
し、ラテラルシフトオペレージ曹ンを実行する。このコ
ントロールワートニヨってメモリ機能プレーンを構成し
、この機能プレーンに含まれたイメージのイースト方向
のラテラルシフトを実行する０時刻ｔｓに、このレベル
シフトオペレーシ、ンと再び同様に、コントロールワー
ド、す１ｏによってクロ、クダウンカウント数をクロッ
クカウンタおよびｒ−１１６に供給する。時刻ｔ４で発
生したクロックダウンカウントイネーブル信号によって
ダウンカウント数的でラッチを行なうと共に、ダウンカ
ウントシーケンスを開始する。これによってＣＫライン
３ａに予め選択された数のクロック・ヤルスを供給する
０反応すると、ｒ−タワードをモノ、−ル１０２の外へ
シリアル的にシフトすると共に１これに一連し九イース
ト方向の最も近傍の隣接モノ、−ル１０２ヘシフトする
・時刻１．の〆ランカウントの結論時に、クロックカウ
ンタおよびｒ−ト１６によってクロックカウント完了信
号を発生し、これをコンビ、−タシステム１２へ供給す
る。これによってラテラルシフトオペレージ、ンが完了
したことを表示する。

αデータ！力 前述した２つの基本的オペレージ、ンは一般にアレイゾ
ロセ、す６１内のイメージの動き（ｙｎｏｖ＊ｒｎ＠ｎ
ｔ　）　ｔたは翻訳（ｔｒａｎｓｌａｔｉｏｎ　）につ
いて取扱ったものである。しかし乍ら、このデータＩ１
０オペレージ、ンは、コントロールゾロセッサ１０のコ
ンビ、−タシステム１２とアレイゾロセッサ６１のＶｏ
機能プレーン１５２との間の全体のイメージのシリアル
翻訳（トランスレージ、ン）を提供するものである。

説明のために、このデータＩ１０オペレージ。

ンをイメージデータＯｕｔサブオペレージ、ンとイメー
ジデータＩ！１サツオペレーシ、ンとに分けることがで
きる。これらオ（レージ、ンの原理的部分を表わすシス
テムタイミングダイヤグラ゛ムを第１５ａ図および１５
ｂ図にそれぞれ表わす、イメージデータ０ｔｚｔオイレ
ーシ、ンにおいて、イメージをコントシールノロセッサ
１０からアレイゾロセッサσ１へ伝送する。この伝送は
２ステップ手順を駆使することによって完了される。こ
こで１５ａ図を参照すると、時刻ｔ１において、！ロセ
、サインターフェイス６３のコンフィギユレーションラ
ッチ５２のすべてと共に第１ステツ〉が開始し、これら
の関連する不作動状態にリセットする。時刻ｔｓＫｊ？
いて、コントロールゾロセ、すｘｏＫよってコンフィギ
、レージ、ンサイクルを実行して、データ入力、ラテラ
ルシフトイーストオペレージ、ン用のＩ１０機能機能−
ン１５２を構成する。この必要ナコントロールワードハ
、セクションＩＩ　（Ｂ）で説明しえように、メモリ機
能プレーン、ラテラルシフトイーストオペレーションを
実行すルタめに必要なワードと本質的には同一なもので
あるが、以下の点のみが相違している。即ち、ＥＸＩＯ
ビット（ピット１１）を論理ＩＫ上セツトてＩ１０入力
データ受信器／セレクタ１５４の動作を可能とすると共
にＩ１０出力データ送信器回路１５５の動作を可能とす
る一次に１時刻ｔｓＫおい１、コンピュータシステム１
２によってコンバータ１８にイメージデータセットの第
１デーｊワードを設ける。双方向データバス４０で安定
となるとすぐに、ＣＷコントロールライン４４上の負論
理コンバータ書込み信号によってコンバータ１１ヘラツ
チされるようになる。

従って、このコンピュータシステム１２によって時刻ｔ
４にクロックメウンカウント数をクロ、フカラントおよ
びｒ−ト１６に発生させる。

このカウント数はＶＯ機能プレーン１５２のデータワー
ドとメモリレジスタ１１８０両方のビ、ト長に等しいも
のであることが好ましいものである０時刻１．において
、コンピュータシステム１２によってクロ、フカラント
イネ−プル信号を発生させ、これによりてメウンカウン
ト数をクロックカウンタおよびｒ−）　Ｊ　６にラッチ
させると共に、ダウンカウントシーケンスを開始する。

クロックパルスに応答して、コンバータ１８によってイ
メージデータワードをり。

ライン４８にシリアル的に伝送する。このイメージデー
タワードを同期的に受信すると共に、Ｉｌｏ　機能ｆ　
ｖ−ン１５２のメモリモジュールＪ　ＯＪｔ＋ｔのメモ
リレジスタ１１８にシリアル的にシフトさせる。このダ
ウンカウントシーケンスａ時ｎｔｓで全体のイメーノデ
ータワートヲメ毫すモジュール１０２のＩ１０機能プレ
ーンのＭαプレイの頂部列の隅のモジュール１０２１．
。

へ伝送することによって完了する。

時刻ｔｓで開始し、時刻ｔ−で終了したデータ出力オペ
レーシ、ンの第１ステ、ｆ部分をＮ−１回線遮光す。各
回、この動作を繰返えして、イメージデータセットから
新しいデータワードを頂部列の隅のモジュール１０２し
ｌにすでに存在している一一タワードと共に供給し、こ
れらをイースト方向の相隣接するモノ、−ルＪ　０２１
　ｅｌ〜Ｊ　０２　Ｂ　＊　ｎまで連続的にラテラル方
向にシフトする。これから明らかなように、ＶＯ機能！
レーン１５２の全体列がこのようにしてイメージの一部
分と共に与えられるようになる。

データ出力オベレーシ、ンの第２ステツプには、頂部列
のサウス方向モノュール１０２に含まれているデータを
１列だけシフトすることが含まれている。このことは、
Ｉ力機能！レーン１６２のイメージラテラルシフトをサ
ウス方向に行なうことによって実行される。このサウス
方向のラテラルシフトはイースト方向のラテラルシフト
とｍ書に類似しておシ、ピット９がピット８の代りにセ
ットされる。

これら２つのステラ！は、全体のイメージデータセット
がコントロールノロセッサ１０から７レイグロセツナ６
１のＩ１０機能プレーン１５２へ伝送されてしまうまで
継続的に繰返えされる。

従って、このオペレージ、ン中、データワードの流れは
、ウェストからイース上へおよびノースからサウスヘ行
われ、最初のデータワードを底部列の隅のモジ、−ル１
０１ｎ＊ｎに蓄積すると共に、最後のゲータワードを頂
部列の隅の篭ジ、−ル１１０１Ｂ＊に蓄積する。データ
のこのような規１１１１正しい流れＫよりて、イメージ
を簡単。

且つ効果的Ｋ　ＶＯ機能プレーン１５２のメモリレジス
タＪ　Ｊ　ＪＫｖッ！記憶させる。

アレイｆａセシ？６ノからコンピュータシステム１２ヘ
イメージを伝送するデータ入力オペレーシ、ンハ、デー
タ出力オペレーシ璽ンと実質的に類似しえものである０
時刻ｔ１において（第１５ｂ図において）　７’　ｏセ
、サインターフェイスＣ１ｏコンフイイ、レージ、ンラ
ッチ５２はリセットされ、時刻ｔｓにはコントロールｌ
寵セッｔｌＯＫよつてコンフィイ、レージ、ンサイクル
が実行され、データ入力オペレージ。

ン用の■ハ機能グレーン５１を構成する。このコンフィ
ギ、レージ、ンは前述したデータ出力オペレーシ、ンで
用いられたものと同一であり、ｌＸｌ０信号によ１て、
データ送信器１５５およびデータ受信機／セレクタ１５
４が使用可能となル、シかし、時刻ｉｓで、仁のコンビ
、−タシステム１ｚによってクロックダウンカウント数
が発生されると共に、時刻ｔ４でクロッ）ダウンカウン
トイネーブル信号を発生させること忙よってダウンカウ
ントシーケンスを開始する。

ＣＫ　ｔ４ルスに応答して、最も近傍で隣接のデータ出
力ライン１６０ＶＣ現われたような底部列、隅の毫ジュ
ールｌ　０２　ａ　＊　ｎのメモリレジスタ１１８から
のデータをデータ送信器回路１６５を介してＤＩライン
４６へ伝送する。１０ようにして得喪シリアルｒ−夕を
コンバータ１８へ同期してクロック作動させる０時刻ｔ
＠においてダウンカウントシーケンスの終了時に、底部
列の隅のモジュール１　ｏＪ　ｎ　ｒ　ｎに予め存在す
るデータワードがコンバータ１８へ伝送完了となル、従
って、コンビ、−タシステムＪ７＞１時刻ｔｓにクロ、
クダウンカウント完了信号を受信した後で、これによっ
て時刻ｔ・において負論理：’　ンハーｆｉ　ｔｆｔＮ
ｉｔ（ｉ４ｔカＣＲコントロールラインに発生されると
共に、コンバータＩＪに現われている）、ｆラレル反転
されたゲータワードを読取るようにする。時ｌｉｆｔｍ
で開始し、時刻ｔｉで終了するこのシーケンスオペレー
ジ、ンはＮ−１回繰返えされる。これによりて、すべて
のｒ−タワードがＩ１０機能ブレーン１５２内の底部列
のモノ、−ルｌｏ２からコンビ、−タシステム１２へ伝
送されるようＫなる。このようにして、全体のイメージ
をアレイノロセッサ６１からコンビ、−タシステム１２
へ伝送する丸めに、上述のステツブを、頂部列のモジュ
ール中に最初存在するデータを底部列のモゾ、−ルヘシ
フトしてしまうと共に更に底部列の隅のモノ、−ル１０
：Ｉｎ＃ｎをラテラル方向へシフトしてしまうまで、ラ
テラルシフトサウスオ（レージ、ンを継続的に繰返えし
て行なう。

イメージデータ出力およびイメーノデータ入カサプオペ
レーシ、ンを別個に説明していたが、これは説明の都合
によるものである。従ってこれらオペレージ、ンは同時
に、または別個に動作させることが可能で、これを協動
するシリアル−イン、シリアル−アウトコンバータ１８
を使用して行なえる。瞬間的なイメージ交換のために、
データインおよびデータアウトサブオペレージ、ンはオ
ーパラツノしているので、この結果、缶ダウンカウント
シーケンス作動に先立って、データワードがコンバータ
１８に書込まれると共に、このダウンカウントシーケン
スの従りて、ダウンカウントシーケンス作動中、アレイ
ノロセッサｄ１からデータワードをコン／寸−タ１８へ
シリアル的にシフトして、同時に７レイ！ロセｙす６１
へシフトされるデータワードを差替える。サノオペレー
シ、ンの同一７７トシ一ケンス作動を考察すると、この
ように交換したデータワーｔをそれぞれ関連のイメージ
データセット以内の同一関連の位置から読取ると共に書
込むことができることは明らかである。

この結果、全体のイメージデータセット、またはそれの
関連部夕をコントロールゾロセ、す１゜とアレイノロセ
ッサ６１との間で簡単に交換できる。

前述したセクション冨のＩ１０データ交換サツシステム
の説明から理解できるように、イメーｙｒ−ｐセットの
あらゆる数を、アレイ！ロセ、す６１１１Ｃ存在するＶ
ｏ機機能プレーン１５２らコントロールノロセッサ１ｏ
へ同時に伝送できることである。そのようにするために
、このＩ１０機能機能プレーン１５２通に構成すること
のみが必要で、これによって、関連するデータをＤＩパ
スライン４６に伝送する。従って、ダウンカウントシー
ケンス作動中に、数個のイメージデータセットから対応
するデータワードの幻のをコンバータ１１へ供給するよ
うにする。

Ｌ例 アレイノロセッサ６１の上述した基本的オペレージ、ン
を、種々のタイプの機能プレーンと組み合せることによ
って、実際上、あらゆるイメージ処理アルゴリズムを実
行するために利用できる。アルゴリズムを実行するプレ
イプロセッサ６１の一般的なオペレージ、ンを説明する
丸め以下に例を開示する。

以下の１グロダラム”によって一方のイメージデータを
他方でセットされたマルチ！リケーシ、ン（掛算）が提
供される。この掛算されたイメージデータセットを１つ
のメモリ機能プレーン（ＭＥＭ　１　）に設け、マルチ
グライヤ（乗算器）を１２のメモリ機能プレーン（ＭＥ
Ｍ　２　）に中に饅ける。メモリ機能プレーンの位置的
に対応するモジュール中に存在するデータワードを中間
のものと、そして最後には最終のものと掛算を行ない、
この□積はアキ、ムレータ機能ブレーン（ＡＣＣ１）の
同様に対応するモー）＆−ル中に存在する。

”！ログラム”Ｋよって実行される掛算アルゴリズム（
ｍｍ１ｔｌｐＨ＠ａｔｌｏｍ　ａｌｇｏｒｌｔｈｍ）は
簡単な“シフトおよび加算”技術を利用するものである
φ明らかなように、マルチグライヤデータワードは１ビ
ツトだけ各シリアル加算の間でシフトされる。ｔの例に
とって本質的なものでないが、機能プレーンのカウンタ
（ｃｌｌＪＴｌ）ヲ設けて、位置的に対応するモジ、−
ル内のマルチグライヤデータワードのビット和を発生さ
せてその作動を表示する。

掛算された（被乗数の）データセットおよび掛算する（
乗数の）データセットを互いに補助的なｒ−ターに、）
であるものと考える。マルチグリケージ１ン積およびカ
ウンタビット和デ−タセクトをイメージ抽出用データセ
ットとして考えることかできる。

例を挙げる目的のために、データワードに４ビット長与
えると共に、モジュールメモリレジスタに８ビット長与
えるものとする。これらデータワードはそれぞれ関連の
メモリレジスタの４ピット低い位置に存在し、他方４ピ
ット高い位置は０とする。

−へ　　−−− ライン参考ム　　　　　　　　コ　メ　ン　ト１−４　
　　　ＡＣＣＩデータワードがクリヤされ、モノ。

−ルが加算用にセットされ、更にＣＮＴ　１のカウンタ
がリセットされる。

５−９　　被乗数データワードのピットが連続的に乗数
データワードの現存のＬＳＢとデータ交換サブシステム
によってＡＮＤ　（論理項）がとられ、これを前のアキ
ュムレータデータワードに加算する。この条件的加算、
又はデータ依存による加算によって乗数のＬＳＩによっ
て波乗ａｔ有効的に掛算する。

１０−１２　　　被乗数データワードを１ピツトだけ左
ヘシフトして、次の掛算のために小数点を合せる。この
１ビツト左ヘシフトするには７ビツト右ヘシフトするこ
とによって行なっている。

１３−１７　　　乗数データワードを１ビツトだけ右ヘ
シフトし、その結果、被乗数を乗数データワードの次の
上位ビットによって有効的に掛算する。シフトした乗数
ビットを関連のカラ！８　　　　　乗数データワードの
各下位および上位ビットについてライン５から１７１で
１回実行するか、まえは現在例において合計４回夾行す
ることＫよって、アキ、ムレータデータワードは、それ
ぞれの被乗数および乗数データワードの積である。

１７−２０　　　乗数データワードのビットカウントを
それに対厄するカウンタモジ、−ルのメモリレジスタ中
にう、チする。

以下に示す最初のデータワードをそれの表示のモノ、−
ル中に有する単一エレメントノロセッサを考察すると、
上述の！ログラムによって以下に表わした最終積が得ら
れた。

Ｆ、概要 以上詳述し九ように、アレイプロセッサのモノ＆ツアー
キテクチ、アについて説明した。復数個のモゾ、ラエレ
メントプロセッサよ〉構成されるプロセッサをエレメン
ト／クセツナ内の適当な数およびタイプの機能モー）１
−ルを設けることによってあらゆる特定の応用に簡単に
利用でき効果がある。あらゆる数のモノ、−ルエレメン
トプロセ、サ一に存在させることが可能であるために、
変化させた機能タイ！の追加のモノ、−ルを二゛レメン
トプロセッサの各々ニ初期の構成で組み込むことができ
る。このことによって、本発明のアレイプロセッサをこ
れの予定された応用に利用できるだけでなく、このアレ
イプロセッサに要求された新規な応用にも利用できるよ
うになる。更に、追加の七ゾあ−ルをスペアとして利用
ＣＩｉるので、欠損したモノ、−ルを交換でき、これに
よってこのプレイプロセッサを故障から守ることができ
る。

本発明は、上述した実施例のみに限定されず、種々の変
更を加え得ることは明らかである０例えば、データ交換
サツシステムの代シに、エレメントプロセッサ内にトリ
スチー）　（Ｔｒｌ−ｇｔａｔ・）またハ高インピーダ
ンス・ステート・タイプのデータ・サブシステムを用い
ることができる。

また、モジ、−ルの入カー！ログラマプル論理回路およ
びエレメントプロセッサのデータ・サツシステムの実行
に当ってビットーノ母うレル論理回路を用いることもで
きる。

【図面の簡単な説明】

第１図は、本発明によるアレイノロセ、すを線図的に表
わすブロック線図、第２図は、第１図のアレイグルセッ
サのオペレージ、ンを実行するためのコントロールプロ
セッサのブロック線図、第３図はコントロールプロセッ
サ／アレイノロセ、すのインターフェイスの詳細を表わ
すブロック線図、第４図は、第１図のアレイグルセッサ
で使用するエレメントプロセッサの詳細を表わすブロッ
ク線図、第５ａ図は、データ交換サブシステムの回路図
、第５ｂ図および第５Ｃ図は、第５ａ図の回路に関連し
て使用するオーブンコレクタおよびオーブンドレインパ
ラフッ回路の回路図、第６図線モジ、−ルのメモリレジ
スタおよび入力！ログラマプル論理回路の回路図、第７
図はメモリ機能プレーンの線図的ブロック線図、第８図
は、第７図のメモリ機１１−□ 能プレーンの変形例のプロ、り線図、第９図はアキ、ム
レータ機能タイプのモジ、−ルのブロック線図、第１０
図はアキ、ムレータ機能グレーンの線図的ブロック線図
、第１１図はカウンタ機能タイプのブロック線図、第１
２図はコン／中し−タ機能タイグのブロック線図、第１
３図は、本発明のアレイグルセッサのデータレベルシフ
トオペレーションを説明するためのタイミングダイヤグ
ラム、第１４図は、第７図のメモリ機能プレーンのデー
タラテラルシフトオペレーシ曹ンを説明するためのタイ
ミングダイヤグラム、第１５ａ図および第１５ｂ図は、
第８図のＩｌｏ　機能プレーンのデータ交換オペレーシ
ョンを説明するためのタイミングダイヤグラムである。 ６０・・・エレメントプロセッサ、６１・・・アレイグ
ルセッサ、５８ａ〜５８ｎ・・・モジ、−ル、６３°°
°プロセツサインターンエイス、６６・・・ｒ−タイプ
、１２・・・コンビ、−タシステム、１６−クロックカ
ウンタおよびゲート、１８・・・シリ・アルノ譬うレル
コンパータ、５０・・・アドレスデコーダ、５２・・・
コンフィギレーシ、ンラッチ、７４・・・データ交換サ
ブシステム、７６・・・パスインＩｔ−７エイス、８６
・・・バッファ回路、１０２・・・メモリ論理回路、１
１Ｂ−・・メモリレジスタ、１５０・・・極性選択回路
、７７ｊ−・・アキ、ムレータ論理回路、１８０・・・
メモリレジスタ、２００・・・カウンタ論理回路、２０
２−・・メモリレジスタ、２２ｊ・・・コン／ぐレータ
サブ回路。 出願人代理人　　弁理士　鈴　江　武　彦Ｆｉｇ３゜ Ｃに ＦｉｇｌＢ ０１□ １ｇ１４ ＤＩ−一一−−−−−−−−−−−−−−−−−−−−
シスデ＾７０ッ７＋１１１１１１１１１１１１１１１１
１１１１１１１１１１１１１１１１１１１１１１　　　
１１ 貴−２’３’４　　　　　　　　　　會５州ロサンゼル
ス・サウス・ウニ ストゲイト４０１

Claims (1)

1. 【特許請求の範囲】 １、　データワードのマトリックスプレイに対応するデ
   ータセットに関して論理計算を実行するに当り、 １）コントロールプロセッサト、 ｂ）このコントロールプロセッサと相互接続され、コン
   トロール信号をこれから受信すると共にこれとの間でデ
   ータの伝送を行なうアレイノロセッサとを具−え、この
   アレイノロセッサを機敏・個のモノ、ラエレメントグロ
   セッサで構成シ、前記エレメントプロセッサの各モジ、
   −ルは特定の原始的論理機能を実行するためのモジ１−
   ル回路を有し、前記エレメントプロセッサの各々のモノ
   、−ルをデータバス、によって相互接続してこれらの間
   でデータの伝送を行ない、前記モノニラエレメントプロ
   セッサを論理的に構成して前記データワードのマトリッ
   クスプレイと一対一対応するようにし、前記モノ、ラエ
   レメントゾロセ、すによって前記データワードのそれの
   対応する１つについて論理計算を行なったことを特徴と
   するアレイグロセ、す装置。 ２、前記コントロール信号セ、すをこれが前記七ジュラ
   ・エレメント・ゾロセ、すと作動的に組み合わされるよ
   うに前記アレイグロセ、すと相互接続し、関連するデー
   タワードの論理計算性能を有するために、前記相互接続
   によって前記エレメントプロセッサの多数の関連するモ
   ジ、−ルのシーケンス的選択を行なうと共に前記モジ、
   ラエレメントプロセ、すの選択されたモジ、−ル間でデ
   ータワードの瞬時の伝送を可能トシ、前記エレメントプ
   ロセッサの前記モジュールの選択された１つのモジ、−
   ルによって得られた選択のシーケンス順序および特定の
   原始的論理機能を実行した論理計算の決定要・素とした
   ことを特徴とする特許請求の範囲第１項記載のアレイプ
   ロセッサ装置。 ３、前記モジ、ラエレメントプロセッサを更に論理的に
   構成Ｅ２て互いにノ９ラレルとし、前記エレメントプロ
   セッサの関連のモジュールは互いに対応し合って複数個
   の連続するプレイレベルとして組み合せた複数個のモジ
   ュールプレイを構成し、所定のモノニールアレイの前記
   モジー−ルを前記エレメントプロセッサの独立の１つと
   組み合せ、前記モジュールアレイのモジュールが共通の
   原始的論理機能を有し、前記コントロールプロセッサを
   前記モノニールアレイの各モジ、−ルと共通に且つ、作
   動的に組み合せることによって、前記モノニールアレイ
   の内のモシュールカ前記コントロール！ロセッサによっ
   て同時に選択されて、前記エレメントプロセッサの関連
   の１つ内でデータの伝送を行なったことを特徴とする特
   許請求の範囲第２項記載のアレイプロセッサ装置。 ４．１！に、複数個のインターフェイス回路を設け、こ
   の回路の各々にアドレスデコーダおよびラッチを設け、
   前記インターフェイス回路を前記コントロールプロセッ
   サと共通に組合せるとみ合せ、前記デコーダおよび前記
   ラッチを前記コントロールプロセッサに応答させること
   Ｋよって、前記インターフェイス回路を選択的にアドレ
   ス番号付けすると共に１前記コントロールノロセ、すに
   よりて得られたコントロール信号の状態を前記ラッチの
   対応する１っに記憶し、前記アレイレベルのモジ、−ル
   回路を互いに共通に相互接続させると共に１前記インタ
   一フエイス回路の対応する１つの回路にう、チさせたこ
   とを特徴とする特許請求の範囲第３項記載のアレイレベ
   ル、す装置。 ５、前記モジ、−ル回路を ａ）ガータレジスタと、 ｂ）入力−プログラマブル論理回路とで構成し、この論
   理回路を前記インターフェイス回路の対応する１つの回
   路とラッチして相互接続させ、これによってこれに記憶
   されたコントロール信号に反応させ、前記論理回路に、
   データを前記エレメントプロセッサデータバスからおよ
   びこのパスへ伝送するだめの選択可能な回路と、恰も前
   記データバスとガータレジスタとの間で伝送されたかの
   悸にデータの原始的論理機能を実行するための選択ａ１
   能な回路とを設け、前記回路の選択を前記インターフェ
   イス回路の対応する１つの回路をラッチして記憶したコ
   ントロール１８号に応答して行なったことを特徴とする
   ％ｌＦｆ艙求の範囲＠４項記載のアレイプロセッサ装置
   。 ６、原始的ｌ！ｉ理機能を実行する前記選択可能な回路
   に、前記ガータレジスタおよび前記選択可ｉシｒ−タ伝
   送回路を作動的に組み合わせた合計回路を設け、こｎに
   よって前記モノニール回路をアキュムレータとして機能
   させたことを特徴とする特許請求の範囲第５墳ｉピ載の
   アレイグロセッ゛す。 ７、罰記エレメントゾロセッサデータノ々スに、ａ）前
   記七ノーラエレメントノロセッサの対応する１つと組み
   合せた共通のデータパスラインと、 ｂ）　　この共通のデータパスラインと共通に接続され
   た複数個のデータバスインターフェイス回路とを具え、
   前記インターフェイス回路の各々を前記モゾーールの苅
   個の１つと組み合せたことを特徴とする特許請求の範囲
   第１　、２　、３゜５または６項のいずれか１項記載の
   アレイプロセッサ装置。 ８、前記データバスインターフェイス回路にデータ送信
   器およびデータ受信器を設け、前記データ送信器を前記
   モジュール回路の対応する１つと作動的に組み合せて、
   ここから前記共通のデータパスラインタの伝送を行ない
   、前記データバスのデータをデータの論理ＡＮＤ計算を
   行ない、これを前記データバスインターフェイス回路の
   前記データ送信器によって前記データバスへ同時に伝送
   させ、前記データ受信器を前記モノニール回路の対応す
   る回路と作動的に組み合せて、前記データバスから前記
   モノニール回路へデータを伝送したことを特徴とする特
   許＃＃氷の範囲第７項記載のアレイプロセッサ装置。