JPS6226565A - バス接続方式 - Google Patents
バス接続方式Info
- Publication number
- JPS6226565A JPS6226565A JP16501885A JP16501885A JPS6226565A JP S6226565 A JPS6226565 A JP S6226565A JP 16501885 A JP16501885 A JP 16501885A JP 16501885 A JP16501885 A JP 16501885A JP S6226565 A JPS6226565 A JP S6226565A
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- Japan
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- bus
- cycle
- dummy
- driving
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- Pending
Links
- 238000000034 method Methods 0.000 claims description 10
- 230000002093 peripheral effect Effects 0.000 claims description 8
- 238000010586 diagram Methods 0.000 description 3
- 230000004913 activation Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000013256 coordination polymer Substances 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
Landscapes
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、データ処理システムに於いて、転送方法の同
じ２つのバスを結合する・ぐス接続方式。
じ２つのバスを結合する・ぐス接続方式。
特に両バス間におけるバスサイクルの衝突を回避するこ
とのできるバス接続方式に関する。
とのできるバス接続方式に関する。
従来、この種のバス接続方式に於いては１両バス間の衝
突を避けるために、ｔず優先決定回路によシ優先順序を
判定する。その結果、第１の・々スが優先となれば、第
１のバスサイクルを第２のバスへ通過させるために、第
２のバスのバスサイクルを待たせるとともに、第°２の
バスのバスサイクル情報をバス接続回路内に格納した後
、上記第１のバスのバスサイクルを第２のバスへ通過さ
せる。
突を避けるために、ｔず優先決定回路によシ優先順序を
判定する。その結果、第１の・々スが優先となれば、第
１のバスサイクルを第２のバスへ通過させるために、第
２のバスのバスサイクルを待たせるとともに、第°２の
バスのバスサイクル情報をバス接続回路内に格納した後
、上記第１のバスのバスサイクルを第２のバスへ通過さ
せる。
その後、バス接続回路内に格納した情報を第１のバスに
対して転送するという方法を採っていた。
対して転送するという方法を採っていた。
しかし乍ら、上述のごとき従来の・９ス接続方式は、バ
スサイクル情報の格納回路を両バスに対して備えなけれ
ばならないし、又、一方のバスサイクルが通過の際、そ
の終了まで他方のバスサイクルを待たせなければならな
い。このことは、一方のバスのバスサイクルの影響が他
方のバスのバスサイクルに現われ２等価的に転送速度が
低下するという欠点があった。
スサイクル情報の格納回路を両バスに対して備えなけれ
ばならないし、又、一方のバスサイクルが通過の際、そ
の終了まで他方のバスサイクルを待たせなければならな
い。このことは、一方のバスのバスサイクルの影響が他
方のバスのバスサイクルに現われ２等価的に転送速度が
低下するという欠点があった。
本発明は、中央処理装置と第１のバス制御手段とが接続
された第１のバスと２周辺制御部と第２のバス制御手段
とが接続され、前記第１のバスと転送方式が同一である
第２のバスとを結合するバス接続方式に於いて、前記中
央処理装置が前記第１のバスを介して前記周辺制御部に
対するＩ／Ｏ出力命令バスサイクルと、前記周辺制御部
が前記第２のバスを介して前記中央処理装置に対する割
込要求バスサイクルとがそれぞれ同時に発生した場合。
された第１のバスと２周辺制御部と第２のバス制御手段
とが接続され、前記第１のバスと転送方式が同一である
第２のバスとを結合するバス接続方式に於いて、前記中
央処理装置が前記第１のバスを介して前記周辺制御部に
対するＩ／Ｏ出力命令バスサイクルと、前記周辺制御部
が前記第２のバスを介して前記中央処理装置に対する割
込要求バスサイクルとがそれぞれ同時に発生した場合。
前記第１のバスのバス使用中信号１を優先とじたとき第
１の選択信号を発生し、前記第２のバスのバス使用中信
号２を優先としたとき第２の選択信号を発生する優先決
定手段と、前記第１の選択信号の真出力をうけて、前記
第１のバスにおける前記Ｉ／Ｏ出力命令バスサイクルを
前記第２のバスに対して駆動する第１のバス駆動手段と
、前記第１の選択信号の偽出力をうけて、前記割込要求
バスサイクルに対して拒否応答を行う第１の応答手段と
、前記第１の選択信号の偽出力をうけ、前記割込要求バ
スサイクルの終了を待ってダミーバスサイクルを駆動す
る第１のダミー駆動手段と、前記第２の選択信号の真出
力をうけて、前記割込要求バスサイクルを前記第１のバ
スに対して駆動する第２のバス駆動手段と、前記第２の
選択信号の偽出力をうけて、前記Ｉ／Ｏ出力命令バスサ
イクルに対してウェイト応答を行う第２の応答手段と、
前記第２の選択信号の偽出力をうけ、前記Ｉ／Ｏ出力命
令バスサイクルの終了を待ってダミーバスサイクルを駆
動する第２のダミー駆動手段とを有し。
１の選択信号を発生し、前記第２のバスのバス使用中信
号２を優先としたとき第２の選択信号を発生する優先決
定手段と、前記第１の選択信号の真出力をうけて、前記
第１のバスにおける前記Ｉ／Ｏ出力命令バスサイクルを
前記第２のバスに対して駆動する第１のバス駆動手段と
、前記第１の選択信号の偽出力をうけて、前記割込要求
バスサイクルに対して拒否応答を行う第１の応答手段と
、前記第１の選択信号の偽出力をうけ、前記割込要求バ
スサイクルの終了を待ってダミーバスサイクルを駆動す
る第１のダミー駆動手段と、前記第２の選択信号の真出
力をうけて、前記割込要求バスサイクルを前記第１のバ
スに対して駆動する第２のバス駆動手段と、前記第２の
選択信号の偽出力をうけて、前記Ｉ／Ｏ出力命令バスサ
イクルに対してウェイト応答を行う第２の応答手段と、
前記第２の選択信号の偽出力をうけ、前記Ｉ／Ｏ出力命
令バスサイクルの終了を待ってダミーバスサイクルを駆
動する第２のダミー駆動手段とを有し。
前記第１のバスのバスサイクルを通過させるために、前
記バス使用中信号１が発生した時点で前記第２のバスに
対してバス要求を行い、また、前記第２のバスのバスサ
イクルを通過させるために。
記バス使用中信号１が発生した時点で前記第２のバスに
対してバス要求を行い、また、前記第２のバスのバスサ
イクルを通過させるために。
前記バス使用中信号２が発生した時点で前記第１のバス
に対してバス要求を行うことを特徴とする。
に対してバス要求を行うことを特徴とする。
次に９本発明によるバス接続方式について１図面を参照
して説明する。
して説明する。
第１図は９本発明による一実施例としてバス接続回路の
構成をブロック図によシ示したものである。なお、デー
タ処理システムに対するバス接続回路の位置付けを示す
と第２図のようになる。第１図において、優先決定回路
１は、第１のバス／Ｏ０と第２のバス／Ｏ０’の各々の
バス使用中信号７及び７′をうけ２両信号のうちから優
先を決定する。まず、 ＣＰＵ ２０のサイクルが優先
するときの動作を第３図（、）のタイムチャートを参照
して説明する。バス使用中信号７が優先すると、優先決
第１のバス／Ｏ０のバスサイクル５を第２のバス／Ｏ０
’に通過させる。なお、第２のバス／Ｏ０１へは、バス
使用中信号７が発生した時点でバス使用要求が発せられ
ている。
構成をブロック図によシ示したものである。なお、デー
タ処理システムに対するバス接続回路の位置付けを示す
と第２図のようになる。第１図において、優先決定回路
１は、第１のバス／Ｏ０と第２のバス／Ｏ０’の各々の
バス使用中信号７及び７′をうけ２両信号のうちから優
先を決定する。まず、 ＣＰＵ ２０のサイクルが優先
するときの動作を第３図（、）のタイムチャートを参照
して説明する。バス使用中信号７が優先すると、優先決
第１のバス／Ｏ０のバスサイクル５を第２のバス／Ｏ０
’に通過させる。なお、第２のバス／Ｏ０１へは、バス
使用中信号７が発生した時点でバス使用要求が発せられ
ている。
第１の選択信号６が真である時、第２の選択信号６′は
偽となシ、第２のバス／Ｏ０’へは応答回路４′を介し
て拒否応答を行う。これによシ、第２のバス／Ｏ０１の
バスサイクル、すなわち割込要求バスサイクルを終了さ
せ、再度割込要求を促す。但し、バス使用中信号７′が
発生した時、その割込要求を第１のバス／Ｏ０に通過さ
せるためのバス使用要求が発生しているため１次のバス
サイクルを駆動しなければならない。このため、ダミー
駆動回路３′により、第１のバス／Ｏ０に対し９割込情
報の意味を持たないところのダミーのバスサイクルを駆
動する。
偽となシ、第２のバス／Ｏ０’へは応答回路４′を介し
て拒否応答を行う。これによシ、第２のバス／Ｏ０１の
バスサイクル、すなわち割込要求バスサイクルを終了さ
せ、再度割込要求を促す。但し、バス使用中信号７′が
発生した時、その割込要求を第１のバス／Ｏ０に通過さ
せるためのバス使用要求が発生しているため１次のバス
サイクルを駆動しなければならない。このため、ダミー
駆動回路３′により、第１のバス／Ｏ０に対し９割込情
報の意味を持たないところのダミーのバスサイクルを駆
動する。
次に、 Ｉｌｏ ４０のバスサイクルが優先するときの
動作について、第３図（ｂ）のタイムチャートを参照し
て説明する。信号７′が優先すると、第２の選択信号６
′が真となり、第２のバス／Ｏ０′からの割込要求はバ
ス駆動回路２′を介して第１のバス／Ｏ０へ割込要求サ
イクルを通過させる。この時、第１の選択信号６は偽で
あり、・クスサイクルとして送出されたＩ／Ｏ出力命令
サイクルに対し、応答回路４によシラエイト応答を行っ
てその命令サイクルを終了させる。又、 Ｉ／Ｏ出力命
令サイクルを通過させるため、既に第２のバス／Ｏ０′
に対しバス使用要求を発しているから、何らかのバスサ
イクルを実行しなければ第２のバス／Ｏ０′に接続され
ている他のＩｌｏはバスを使用できない。よって、ダミ
ー駆動回路３によシ第２のバス／Ｏ０’に対して意味を
持たないバスサイクルを実行する。
動作について、第３図（ｂ）のタイムチャートを参照し
て説明する。信号７′が優先すると、第２の選択信号６
′が真となり、第２のバス／Ｏ０′からの割込要求はバ
ス駆動回路２′を介して第１のバス／Ｏ０へ割込要求サ
イクルを通過させる。この時、第１の選択信号６は偽で
あり、・クスサイクルとして送出されたＩ／Ｏ出力命令
サイクルに対し、応答回路４によシラエイト応答を行っ
てその命令サイクルを終了させる。又、 Ｉ／Ｏ出力命
令サイクルを通過させるため、既に第２のバス／Ｏ０′
に対しバス使用要求を発しているから、何らかのバスサ
イクルを実行しなければ第２のバス／Ｏ０′に接続され
ている他のＩｌｏはバスを使用できない。よって、ダミ
ー駆動回路３によシ第２のバス／Ｏ０’に対して意味を
持たないバスサイクルを実行する。
なお、上記の実施例においては、第１のバスから第２の
バスへの起動と、第２のバスから第１のバスへの起動が
衝突した場合の動作について述べたが、優先決定回路１
にて判定されるまでの時間に衝突が無い場合には１通常
の帳送が行われる。
バスへの起動と、第２のバスから第１のバスへの起動が
衝突した場合の動作について述べたが、優先決定回路１
にて判定されるまでの時間に衝突が無い場合には１通常
の帳送が行われる。
すなわち、第１のバス／Ｏ０のバスサイクルが開始され
ると２次に優先決定するまで第２のバス／Ｏ０′のバス
サイクルが開始し得ないことは、既に第１のパフ−／Ｏ
０からのバスサイクルが第２のバス／Ｏ０′へ通過し、
そのバスサイクルが実行中であることから理解できよう
。
ると２次に優先決定するまで第２のバス／Ｏ０′のバス
サイクルが開始し得ないことは、既に第１のパフ−／Ｏ
０からのバスサイクルが第２のバス／Ｏ０′へ通過し、
そのバスサイクルが実行中であることから理解できよう
。
以上の説明により明らかなように９本発明によれば、第
１のバスと第２のバスの衝突時においても、速やかにど
ちらかの応答を返してバスを開放すると共に、既に他の
バスに対してバス使用要求を行ったものについては意味
を持たないダミーサイクルで駆動することによって、双
方のバスのデッドロック状態を解除することは勿論、他
のバス使用装置や転送速度の低下を防止することができ
処理効率を向上すべく得られる効果は大きい。
１のバスと第２のバスの衝突時においても、速やかにど
ちらかの応答を返してバスを開放すると共に、既に他の
バスに対してバス使用要求を行ったものについては意味
を持たないダミーサイクルで駆動することによって、双
方のバスのデッドロック状態を解除することは勿論、他
のバス使用装置や転送速度の低下を防止することができ
処理効率を向上すべく得られる効果は大きい。
第１図は本発明による実施例の構成を示すブロック図、
第２図は、第１−におけるバス接続回路の位置付けを示
すだめのデータ処理システムの概要図、第３図（、）お
よび（ｂ）は、それぞれＣＰＵおよびＩｌｏのバスサイ
クルが優先するときの動作を示すタイムチャートである
。 図において、１は優先決定回路、 ２ 、２’はバス駆
動回路、 ３ 、３’はダミー駆動回路、 ４ 、４’
は応答回路、／Ｏ０は第１のバス、 ／Ｏ０’は第２の
バス、／Ｏはバス接続回路、２０は中央処理装置（ＣＰ
Ｕ） 、 ３０ 、３０’はバス制御回路、４０は周辺
制御部（Ｉ／Ｏ’）である。 第１図 第２図 −ｌ 。
第２図は、第１−におけるバス接続回路の位置付けを示
すだめのデータ処理システムの概要図、第３図（、）お
よび（ｂ）は、それぞれＣＰＵおよびＩｌｏのバスサイ
クルが優先するときの動作を示すタイムチャートである
。 図において、１は優先決定回路、 ２ 、２’はバス駆
動回路、 ３ 、３’はダミー駆動回路、 ４ 、４’
は応答回路、／Ｏ０は第１のバス、 ／Ｏ０’は第２の
バス、／Ｏはバス接続回路、２０は中央処理装置（ＣＰ
Ｕ） 、 ３０ 、３０’はバス制御回路、４０は周辺
制御部（Ｉ／Ｏ’）である。 第１図 第２図 −ｌ 。
Claims (1)
- １、中央処理装置と第１のバス制御手段とが接続された
第１のバスと、周辺制御部と第２のバス制御手段とが接
続され、前記第１のバスと転送方式が同一である第２の
バスとを結合するバス接続方式に於いて、前記中央処理
装置が前記第１のバスを介して前記周辺制御部に対する
Ｉ／Ｏ出力命令バスサイクルと、前記周辺制御部が前記
第２のバスを介して前記中央処理装置に対する割込要求
バスサイクルとがそれぞれ同時に発生した場合、前記第
１のバスのバス使用中信号１を優先としたとき第１の選
択信号を発生し、前記第２のバスのバス使用中信号２を
優先としたとき第２の選択信号を発生する優先決定手段
と、前記第１の選択信号の真出力をうけて、前記第１の
バスにおける前記Ｉ／Ｏ出力命令バスサイクルを前記第
２のバスに対して駆動する第１のバス駆動手段と、前記
第１の選択信号の偽出力をうけて、前記割込要求バスサ
イクルに対して拒否応答を行う第１の応答手段と、前記
第１の選択信号の偽出力をうけ、前記割込要求バスサイ
クルの終了を待ってダミーバスサイクルを駆動する第１
のダミー駆動手段と、前記第２の選択信号の真出力をう
けて、前記割込要求バスサイクルを前記第１のバスに対
して駆動する第２のバス駆動手段と、前記第２の選択信
号の偽出力をうけて、前記Ｉ／Ｏ出力命令バスサイクル
に対してウェイト応答を行う第２の応答手段と、前記第
２の選択信号の偽出力をうけ、前記Ｉ／Ｏ出力命令バス
サイクルの終了を待ってダミーバスサイクルを駆動する
第２のダミー駆動手段とを有し、前記第１のバスのバス
サイクルを通過させるために、前記バス使用中信号１が
発生した時点で前記第２のバスに対してバス要求を行い
、また、前記第２のバスのバスサイクルを通過させるた
めに、前記バス使用中信号２が発生した時点で前記第１
のバスに対してバス要求を行うことを特徴とするバス接
続方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16501885A JPS6226565A (ja) | 1985-07-27 | 1985-07-27 | バス接続方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16501885A JPS6226565A (ja) | 1985-07-27 | 1985-07-27 | バス接続方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6226565A true JPS6226565A (ja) | 1987-02-04 |
Family
ID=15804275
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16501885A Pending JPS6226565A (ja) | 1985-07-27 | 1985-07-27 | バス接続方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6226565A (ja) |
-
1985
- 1985-07-27 JP JP16501885A patent/JPS6226565A/ja active Pending
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