JPS6226690A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS6226690A JPS6226690A JP60164097A JP16409785A JPS6226690A JP S6226690 A JPS6226690 A JP S6226690A JP 60164097 A JP60164097 A JP 60164097A JP 16409785 A JP16409785 A JP 16409785A JP S6226690 A JPS6226690 A JP S6226690A
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- JP
- Japan
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- address
- channel
- complementary
- mosfet
- signals
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
この発明は、半導体集積回路装置に関するもので、例え
ば、０ＭＯ３（相補型ＭＯ３＞スタティック型ＲＡＭ
（ランダム・アクセス・メモリ）の周辺回路の一部にバ
イポーラ型トランジスタを組み込んで構成された半導体
記憶装置に利用して有効な技術に関するものである。
ば、０ＭＯ３（相補型ＭＯ３＞スタティック型ＲＡＭ
（ランダム・アクセス・メモリ）の周辺回路の一部にバ
イポーラ型トランジスタを組み込んで構成された半導体
記憶装置に利用して有効な技術に関するものである。
本願出願人においては、ＣＭ ＯＳスタティック型ＲＡ
Ｍの高速化のために、アドレスバッファ、アドレスデコ
ーダ及び入出力回路の一部にバイポーラ型トランジスタ
を組み込んで、その高速化を実現したＲＡＭを既に開発
した。このＲＡＭにおいて、大記憶容量化といっそうの
高速動作化のために、メモリセルからの微少読み出し信
号を増幅して大きな電流駆動能力を持つようなセンスア
ンプが必要になった。
Ｍの高速化のために、アドレスバッファ、アドレスデコ
ーダ及び入出力回路の一部にバイポーラ型トランジスタ
を組み込んで、その高速化を実現したＲＡＭを既に開発
した。このＲＡＭにおいて、大記憶容量化といっそうの
高速動作化のために、メモリセルからの微少読み出し信
号を増幅して大きな電流駆動能力を持つようなセンスア
ンプが必要になった。
なお、動作の高速化のために、その一部にバイポーラ型
トランジスタを用いたＣＭＯＳスタティック型ＲＡＭに
関しては、例えば、特開昭５６−５８１９３号公報を参
照。
トランジスタを用いたＣＭＯＳスタティック型ＲＡＭに
関しては、例えば、特開昭５６−５８１９３号公報を参
照。
（発明の目的〕
この発明の目的は、高速動作化を図った半導体記憶装置
を提供することにある。
を提供することにある。
この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。
この明細書の記述および添付図面から明らかになるであ
ろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。
を簡単に説明すれば、下記の通りである。
すなわち、メモリセルからの相補読み出し信号を交差的
に受けるＭＯＳＦＥＴ’により構成された二対の差動増
幅回路と、これら二対の差動増幅回路から送出される相
補出力信号をブシュプル形態にされたＮＰＮ型トランジ
スタとＮチャンネルＭＯＳＦＥＴに交差的に供給して出
力信号を形成するものである。
に受けるＭＯＳＦＥＴ’により構成された二対の差動増
幅回路と、これら二対の差動増幅回路から送出される相
補出力信号をブシュプル形態にされたＮＰＮ型トランジ
スタとＮチャンネルＭＯＳＦＥＴに交差的に供給して出
力信号を形成するものである。
第１図には、この発明が通用されるスタティック型ＲＡ
Ｍのブロック図が示されている。同図には、記憶容量が
約６４にビット、出力が４ビツトのＲＡＭの内部構成を
示している。同図において、破線で囲まれた各回路部は
、半導体集積回路技術によって、１個の単結晶シリコン
のような半導体基板上において形成される。
Ｍのブロック図が示されている。同図には、記憶容量が
約６４にビット、出力が４ビツトのＲＡＭの内部構成を
示している。同図において、破線で囲まれた各回路部は
、半導体集積回路技術によって、１個の単結晶シリコン
のような半導体基板上において形成される。
この実施例のスタティック型ＲＡＭは、それぞれが１２
８列（ロウ）Ｘ１２Ｂ行（カラム）＝１６３８４ビット
（約１６にピント）の記憶容量を持つ４つのマトリック
ス（メモリアレイＭ−ＡＲＹ１〜Ｍ−ＡＲＹ４）を有し
、これにより合計で約６４にビットの記憶容量を持つよ
うにされている。複数のメモリセルＭＣを有する各メモ
リアレイＭ−ＡＲＹ１〜メモリアレイＭ−ＡＲＹ４から
所望のメモリセルＭＣを選択するめのアドレス回路は、
アドレスバッファＡＤＢ、 ロウアドレスデコーダＲ
−ＤＣＲ，カラムアドレスデコーダＣ−ＤＣＲ，カラム
スイッチＣ−３ＷＩ〜Ｃ−３Ｗ４等から構成される。
８列（ロウ）Ｘ１２Ｂ行（カラム）＝１６３８４ビット
（約１６にピント）の記憶容量を持つ４つのマトリック
ス（メモリアレイＭ−ＡＲＹ１〜Ｍ−ＡＲＹ４）を有し
、これにより合計で約６４にビットの記憶容量を持つよ
うにされている。複数のメモリセルＭＣを有する各メモ
リアレイＭ−ＡＲＹ１〜メモリアレイＭ−ＡＲＹ４から
所望のメモリセルＭＣを選択するめのアドレス回路は、
アドレスバッファＡＤＢ、 ロウアドレスデコーダＲ
−ＤＣＲ，カラムアドレスデコーダＣ−ＤＣＲ，カラム
スイッチＣ−３ＷＩ〜Ｃ−３Ｗ４等から構成される。
上記メモリセルＭＣは、図示しないが、相互において同
じ構成とされており１．特に制限されないが、そのゲー
ト ドレイン間が互いに交差結線された一対のＮチャン
ネル記憶ＭＯＳＦＥＴと、そのドレインにそれぞれ設け
られた情報保持用抵抗と、上記記憶ＭＯＳ Ｆ ＥＴと
一対の相補データ線（ビット線又はディジット線）Ｄ、
Ｄとの間にそれぞれ設けられたＮチャンネル伝送ゲー）
ＭＯＳＦＥＴとで構成されている。上記メモリセルＭＣ
は、上記抵抗の接続点に電源電圧Ｖｃｃが供給されるこ
とによって記憶情報を保持する。上記抵抗は、記憶情報
の保持状態におけるメモリセルＭＣの消費電力を減少さ
せるため、例えば、数メグオームないし数ギガオームの
ような高抵抗値にされる。
じ構成とされており１．特に制限されないが、そのゲー
ト ドレイン間が互いに交差結線された一対のＮチャン
ネル記憶ＭＯＳＦＥＴと、そのドレインにそれぞれ設け
られた情報保持用抵抗と、上記記憶ＭＯＳ Ｆ ＥＴと
一対の相補データ線（ビット線又はディジット線）Ｄ、
Ｄとの間にそれぞれ設けられたＮチャンネル伝送ゲー）
ＭＯＳＦＥＴとで構成されている。上記メモリセルＭＣ
は、上記抵抗の接続点に電源電圧Ｖｃｃが供給されるこ
とによって記憶情報を保持する。上記抵抗は、記憶情報
の保持状態におけるメモリセルＭＣの消費電力を減少さ
せるため、例えば、数メグオームないし数ギガオームの
ような高抵抗値にされる。
また、上記抵抗は、メモリセルの占有面積を減少させる
ため、例えば、ＭＯＳＦＥＴを形成する半導体基板の表
面に比較的厚い厚さのフィールド絶縁膜を介して形成さ
れた比較的高抵抗のポリシリコン層から構成される。
ため、例えば、ＭＯＳＦＥＴを形成する半導体基板の表
面に比較的厚い厚さのフィールド絶縁膜を介して形成さ
れた比較的高抵抗のポリシリコン層から構成される。
情報の読み出し／書き込みを扱う信号回路は、特に制限
されないが、データ入力口ＢＤＩ Ｂ １〜ＤＩＢ４．
データ出力回ｆ＠Ｄ ＯＢ・〜ＤＯＢ４． センスアン
プＳ Ａ １ ＝ Ｓ Ａ Ｌ ６から構成される。
されないが、データ入力口ＢＤＩ Ｂ １〜ＤＩＢ４．
データ出力回ｆ＠Ｄ ＯＢ・〜ＤＯＢ４． センスアン
プＳ Ａ １ ＝ Ｓ Ａ Ｌ ６から構成される。
情報の読み出し／書き込み動作を制御するためのタイミ
ング回路は、特に制限されないが、内部制御信号発生回
路ＣＯＭ −Ｇ Ｅ 、センスアンプ選択回路ＧＳから
構成されている。
ング回路は、特に制限されないが、内部制御信号発生回
路ＣＯＭ −Ｇ Ｅ 、センスアンプ選択回路ＧＳから
構成されている。
ロウ系のアドレス選択綿（ワード線Ｗ１〜Ｗ１２８）に
は、アドレス信号ＡＯ−Ａ６に基づいて得られる１２８
通りのデコード出力信号がロウデコーダＲ−ＤＣＲより
送出される。このデコード出力信号は、特に制限されな
いが、ロウアドレスデコーダＲ−ＤＣＲを中心にして左
右に配置された２つづつのメモリアレイＭ−ＡＲＹＩ、
Ｍ−ＡＲＹ２とメモリアレイＭ ＡＲＹ３−、Ｍ
ＡＲＹ４の上記ワード線Ｗ１〜Ｗ１２８に対して共通に
供給される。
は、アドレス信号ＡＯ−Ａ６に基づいて得られる１２８
通りのデコード出力信号がロウデコーダＲ−ＤＣＲより
送出される。このデコード出力信号は、特に制限されな
いが、ロウアドレスデコーダＲ−ＤＣＲを中心にして左
右に配置された２つづつのメモリアレイＭ−ＡＲＹＩ、
Ｍ−ＡＲＹ２とメモリアレイＭ ＡＲＹ３−、Ｍ
ＡＲＹ４の上記ワード線Ｗ１〜Ｗ１２８に対して共通に
供給される。
カラム系のアドレス選択線Ｙ１〜Ｙ１２８には、アドレ
ス信号Ａ７〜Ａ１３に基づいて得られる１２８通りのデ
コード出力信号がカラムデコーダＣ−ＤＣＲより送出さ
れる。このデコード出力信号は、特に制限されないが、
カラムアドレスデコーダＣ−ＤＣＲを中心にして左右に
配置された２つづつのカラムスイッチＣ−３ＷＩ、Ｃ−
５Ｗ２とＣ−３Ｗ３．Ｃ−、ＳＷ４に対して共通に供給
される。
ス信号Ａ７〜Ａ１３に基づいて得られる１２８通りのデ
コード出力信号がカラムデコーダＣ−ＤＣＲより送出さ
れる。このデコード出力信号は、特に制限されないが、
カラムアドレスデコーダＣ−ＤＣＲを中心にして左右に
配置された２つづつのカラムスイッチＣ−３ＷＩ、Ｃ−
５Ｗ２とＣ−３Ｗ３．Ｃ−、ＳＷ４に対して共通に供給
される。
アドレスバッファＡＤＢは、外部端子から供給されたア
ドレス信号ＡＯ〜Ａ１３を受け、これに基づいた内部相
補アドレス信号１０〜土１３を形成する。なお、内部相
補アドレス信号ａＱは、アドレス信号ＡＯと同相の内部
アドレス信号ａＯと、アドレス信号ＡＯに対して位相反
転された内部アドレス信号子０とにより構成される。残
りの内部相補アドレス信号Ａ１〜ａ１３についても同様
に、同相の内部アドレス信号ａ１〜ａ１３と位相反転さ
れた内部アドレス信号ａｌ−ａ１３とにより構成される
。このアドレスバッファＡＤＢは、特に制限されないが
、その出力回路にバイポーラ型トランジスタを用いるこ
とによって、動作の高速化を図っている。
ドレス信号ＡＯ〜Ａ１３を受け、これに基づいた内部相
補アドレス信号１０〜土１３を形成する。なお、内部相
補アドレス信号ａＱは、アドレス信号ＡＯと同相の内部
アドレス信号ａＯと、アドレス信号ＡＯに対して位相反
転された内部アドレス信号子０とにより構成される。残
りの内部相補アドレス信号Ａ１〜ａ１３についても同様
に、同相の内部アドレス信号ａ１〜ａ１３と位相反転さ
れた内部アドレス信号ａｌ−ａ１３とにより構成される
。このアドレスバッファＡＤＢは、特に制限されないが
、その出力回路にバイポーラ型トランジスタを用いるこ
とによって、動作の高速化を図っている。
アドレスバッファＡＤＢによって形成された内部相補ア
ドレス信号ａＯ−ａ１３のうち、特に制限されないが、
内部相補アドレス信号１７〜土１３は、カラムアドレス
デコーダＣ−ＤＣＲに供給される。カラムアドレスデコ
ーダＣ−ＤＣＲは、これらの内部相補アドレス信号上７
〜ａ１３を解読（デコード）し、デコードによって得ら
れた選択信号（デコード出力信号）を、カラムスイッチ
Ｃ−３ＷＩ 〜Ｃ−３Ｗ４内ノスイッチ用Ｍ ＯＳ Ｆ
ＥＴ （絶縁ゲート型電界効果トランジスタ）Ｑ６゜Ｑ
６〜Ｑ７．Ｑ７等のゲートに供給する。
ドレス信号ａＯ−ａ１３のうち、特に制限されないが、
内部相補アドレス信号１７〜土１３は、カラムアドレス
デコーダＣ−ＤＣＲに供給される。カラムアドレスデコ
ーダＣ−ＤＣＲは、これらの内部相補アドレス信号上７
〜ａ１３を解読（デコード）し、デコードによって得ら
れた選択信号（デコード出力信号）を、カラムスイッチ
Ｃ−３ＷＩ 〜Ｃ−３Ｗ４内ノスイッチ用Ｍ ＯＳ Ｆ
ＥＴ （絶縁ゲート型電界効果トランジスタ）Ｑ６゜Ｑ
６〜Ｑ７．Ｑ７等のゲートに供給する。
各メモリアレイＭ −Ａ ＲＹ １〜メモリアレイＭ−
ＡＲＹ４におけるワード線Ｗｌ−Ｗ１２Ｂのうち、外部
からのアドレス信号ＡＯ〜Ａ６の組み合わせによって指
定された１本のワード線が上述したロウアドレスデコー
ダＲ−ＤＣＲによって選択され、上述したカラムアドレ
スデコーダＣ−０ＣＲによって、外部からのアドレス信
号Ａ７〜Ａ１３の組み合わせによって指定された１対の
相補データ線が１２８対の相補データ線のなかから選択
される。これにより、各メモリアレイＭ−ＡＲＹ１〜Ｍ
−ＡＲＹ４において、選択されたワード線と選択された
相補データ線との交点に配置されたそれぞれ１個のメモ
リセルＭＣが選択される。
ＡＲＹ４におけるワード線Ｗｌ−Ｗ１２Ｂのうち、外部
からのアドレス信号ＡＯ〜Ａ６の組み合わせによって指
定された１本のワード線が上述したロウアドレスデコー
ダＲ−ＤＣＲによって選択され、上述したカラムアドレ
スデコーダＣ−０ＣＲによって、外部からのアドレス信
号Ａ７〜Ａ１３の組み合わせによって指定された１対の
相補データ線が１２８対の相補データ線のなかから選択
される。これにより、各メモリアレイＭ−ＡＲＹ１〜Ｍ
−ＡＲＹ４において、選択されたワード線と選択された
相補データ線との交点に配置されたそれぞれ１個のメモ
リセルＭＣが選択される。
なお、特に制限されないが、上記アドレスデコーダＣ−
ＤＣＲ及びＲ−ＤＣＲは、それを構成する論理ゲート回
路の出力部がバイポーラ型トランジスタを用いて構成さ
れることによって、動作の高速化を図っている。
ＤＣＲ及びＲ−ＤＣＲは、それを構成する論理ゲート回
路の出力部がバイポーラ型トランジスタを用いて構成さ
れることによって、動作の高速化を図っている。
上記選択されたメモリセルＭＣから読み出された記憶情
報は、４対のサブコモン相補データ線ＣＤｉ、ＣＤＩ〜
ＣＤ４．ＣＤ４のうちの１つに現れる。すなわち、サブ
コモン相補データ線ＣＤ１゜ＣＤＩ 〜ＣＤ４．ＣＤ４
は、代表として示されたメモリアレイＭＡＲＹＩのよう
に、１２８対の相補データ線が３２対づつに分割された
メモ・リブロックＭ１〜Ｍ４に対応している。センスア
ンプＳＡＩないしＳＡ４は、上記分割されたサブコモン
相補データ線ＣＤ１．ＣＤＩ〜ＣＤ４．ＣＤ４に対応し
てそれぞれ設けられる。
報は、４対のサブコモン相補データ線ＣＤｉ、ＣＤＩ〜
ＣＤ４．ＣＤ４のうちの１つに現れる。すなわち、サブ
コモン相補データ線ＣＤ１゜ＣＤＩ 〜ＣＤ４．ＣＤ４
は、代表として示されたメモリアレイＭＡＲＹＩのよう
に、１２８対の相補データ線が３２対づつに分割された
メモ・リブロックＭ１〜Ｍ４に対応している。センスア
ンプＳＡＩないしＳＡ４は、上記分割されたサブコモン
相補データ線ＣＤ１．ＣＤＩ〜ＣＤ４．ＣＤ４に対応し
てそれぞれ設けられる。
この様にサブコモン相補データ線ＣＤＩ、ＣＤ１〜ＣＤ
４．ＣＤ４に分割し、それぞれにセンスアンプＳＡＩな
いしＳＡ４を設けたねらいは、コモン相補データ線の寄
生容量を分割（低減）し、メモリセルからの情報読み出
し動作の高速化を図ることるある。
４．ＣＤ４に分割し、それぞれにセンスアンプＳＡＩな
いしＳＡ４を設けたねらいは、コモン相補データ線の寄
生容量を分割（低減）し、メモリセルからの情報読み出
し動作の高速化を図ることるある。
センスアンプ選択回路ＧＳは、上記アドレス信号Ａ１２
．Ａ１３に基づいて４つの組合せに解読し、センスアン
プ選択信号ｍ１〜ｍ４を形成する。
．Ａ１３に基づいて４つの組合せに解読し、センスアン
プ選択信号ｍ１〜ｍ４を形成する。
上記４個のセンスアンプＳＡＩ〜ＳＡ４ （ＳＡ５〜Ｓ
Ａ８、ＳＡ９〜５Ａ１２及び５Ａ１３〜５Ａ１６）のう
ち、それぞれカラムスイッチによって選択された相補デ
ータ線に対応した１つのセンスアンプが選択信号ｍ１〜
ｍ４とタイミング信号Ｓａｃによって動作状態にされ、
その出力をコモン相補データ線ＣＤＬ、ＣＤＬに伝える
。
Ａ８、ＳＡ９〜５Ａ１２及び５Ａ１３〜５Ａ１６）のう
ち、それぞれカラムスイッチによって選択された相補デ
ータ線に対応した１つのセンスアンプが選択信号ｍ１〜
ｍ４とタイミング信号Ｓａｃによって動作状態にされ、
その出力をコモン相補データ線ＣＤＬ、ＣＤＬに伝える
。
このコモン相補データ線ＣＤＬ、ＣＤＬは、データ出力
回路ＤＯＢの入力端子とデータ入力回路ＤＩＢの出力端
子に結合される。なお、書き込み動作にあっては、上記
分割されたサブコモン相補データ線ＣＤｉ、ＣＤＩ〜Ｃ
Ｄ４．ＣＤ４は、書き込み制御信号−＋Ｖ ｅを受ける
伝送ゲートＭＯＳＦＥＴＱＩ、Ｑｌへ−Ｑ５．Ｑ５によ
って短絡させられる。
回路ＤＯＢの入力端子とデータ入力回路ＤＩＢの出力端
子に結合される。なお、書き込み動作にあっては、上記
分割されたサブコモン相補データ線ＣＤｉ、ＣＤＩ〜Ｃ
Ｄ４．ＣＤ４は、書き込み制御信号−＋Ｖ ｅを受ける
伝送ゲートＭＯＳＦＥＴＱＩ、Ｑｌへ−Ｑ５．Ｑ５によ
って短絡させられる。
内部制御信号発生回路ＣＯＭ−ＧＳは、２つの外部制御
信号ＣＳ（チップセレクト信号）、ＷＥ（ライ）ツネー
ブル信号）を受けて、内部チップ選択信号ｃｓｌ、ｓａ
ｃ （センスアンプ動作タイミング信号）、ｗｅ（書込
み制御信号）、ｄｉｅ（データ人力溜制御信号）及びｄ
ｏｃ （データ出力制御信号）等を送出する。
信号ＣＳ（チップセレクト信号）、ＷＥ（ライ）ツネー
ブル信号）を受けて、内部チップ選択信号ｃｓｌ、ｓａ
ｃ （センスアンプ動作タイミング信号）、ｗｅ（書込
み制御信号）、ｄｉｅ（データ人力溜制御信号）及びｄ
ｏｃ （データ出力制御信号）等を送出する。
第２図には、上記センスアンプＳＡＩの一実施例の具体
的回路図が示されている。他のセンスアンプＳ Ａ ２
〜５Ａ１６も相互において第２図に示した一ピンスアン
プＳＡＩと同様な回路により構成される。
的回路図が示されている。他のセンスアンプＳ Ａ ２
〜５Ａ１６も相互において第２図に示した一ピンスアン
プＳＡＩと同様な回路により構成される。
サブコモン相補データ線ＣＤ、ＣＤは、Ｎチ′ヤ７ ネ
／Ｌ／型の差動ＭＯＳＦＥＴＱＩ Ｏ，Ｑｌ １及びＱ
ｌ６．Ｑｌ７のゲートに交差的に結合される。
／Ｌ／型の差動ＭＯＳＦＥＴＱＩ Ｏ，Ｑｌ １及びＱ
ｌ６．Ｑｌ７のゲートに交差的に結合される。
上記差動ＭＯＳＦＥＴＱＩ Ｏ，Ｑｌ １及びＱｌ６゜
Ｑｌ７の共通化されたソースと回路の接地電位点との間
には、上記タイミング信号ｍ１・ｓａｃを受けるＮチャ
ンネルＭＯＳＦＥＴＱＩ ４及びＱ２０がそれぞれ設け
られる。上記差動ＭＯＳＦＥＴＱ１０．Ｑｌｌ及びＱｌ
６．Ｑｌ７のドレインには、それぞれ電流ミラー形態に
されたＰチャンネルＭ ＯＳ Ｆ Ｅ Ｔ Ｑ １２
、 Ｑ １３及びＱｌ８．Ｑｌ９が設けられる。これら
のＰチャンネルＭＯＳＦＥＴＱ１２．Ｑｌ３及びＱｌ８
．Ｑｌ９は、それぞれアクティブ負荷として動作する。
Ｑｌ７の共通化されたソースと回路の接地電位点との間
には、上記タイミング信号ｍ１・ｓａｃを受けるＮチャ
ンネルＭＯＳＦＥＴＱＩ ４及びＱ２０がそれぞれ設け
られる。上記差動ＭＯＳＦＥＴＱ１０．Ｑｌｌ及びＱｌ
６．Ｑｌ７のドレインには、それぞれ電流ミラー形態に
されたＰチャンネルＭ ＯＳ Ｆ Ｅ Ｔ Ｑ １２
、 Ｑ １３及びＱｌ８．Ｑｌ９が設けられる。これら
のＰチャンネルＭＯＳＦＥＴＱ１２．Ｑｌ３及びＱｌ８
．Ｑｌ９は、それぞれアクティブ負荷として動作する。
上記二対の差動増幅回路から送出される相補出力信号は
、次の出力回路に供給される。出力回路は、プッシュプ
ル形態にされたＮＰＮトランジスタＴ１のベースととＮ
チャンネルＭＯＳＦＥＴＱ１５のゲートにそれぞれ供給
される。また、同様にプッシュプル形態にされたＮＰＮ
）ランジスタＴ２のベースとＮチャンネルＭＯＳＦＥ
ＴＱ２１のゲートには、上記二対の差動増幅回路から送
出される相補出力信号が、交差的に供給される。言い換
えならば、トランジスタＴ１のベースとＭＯＳＦＥＴＱ
２１のゲートニは、上記差動Ｍｏ５ＦＥＴＱＩ Ｏ，Ｑ
ｌ １からの出力信号が共通に供給され、トランジスタ
Ｔ２のベースとＭＯＳＦＥＴＱ１５のゲートには、上記
差動Ｍ ＯＳ Ｆ Ｅ ＴＱ １６、Ｑｌ７からの出力
信号が共通に供給される。
、次の出力回路に供給される。出力回路は、プッシュプ
ル形態にされたＮＰＮトランジスタＴ１のベースととＮ
チャンネルＭＯＳＦＥＴＱ１５のゲートにそれぞれ供給
される。また、同様にプッシュプル形態にされたＮＰＮ
）ランジスタＴ２のベースとＮチャンネルＭＯＳＦＥ
ＴＱ２１のゲートには、上記二対の差動増幅回路から送
出される相補出力信号が、交差的に供給される。言い換
えならば、トランジスタＴ１のベースとＭＯＳＦＥＴＱ
２１のゲートニは、上記差動Ｍｏ５ＦＥＴＱＩ Ｏ，Ｑ
ｌ １からの出力信号が共通に供給され、トランジスタ
Ｔ２のベースとＭＯＳＦＥＴＱ１５のゲートには、上記
差動Ｍ ＯＳ Ｆ Ｅ ＴＱ １６、Ｑｌ７からの出力
信号が共通に供給される。
これにより、トランジスタＴ１とＭＯＳＦＥＴＱ１５及
びトランジスタＴ２とＭＯＳＦＥＴＱ２１は相補的に動
作され、それぞれの接続点から相補出力信号が上記コモ
ン相補データ線ＣＤＬ、ＣＤＬに伝えられる。
びトランジスタＴ２とＭＯＳＦＥＴＱ２１は相補的に動
作され、それぞれの接続点から相補出力信号が上記コモ
ン相補データ線ＣＤＬ、ＣＤＬに伝えられる。
コモン相補データ線ＣＤＬ、ＣＤＬ、は、合計で４個の
センスアンプＳＡＩ〜ＳＡ４の出力端子と１個のデータ
入力バッファＤＩＢＩの出力端子及び１［１のデータ出
力バッファＤＯＢ１を結合させるものである。したがっ
て、コモン相補データ線ＣＤＬ、ＣＤＬは、その配線自
身が持つ容量に上記各回路を構成する回路素子における
ゲート容量や接合容量が付加されることによって、比較
的大きな値の寄生容量を持つものとされる。この実施例
では、電流供給能力の大きなＮＰＮ ）ランジスタＴｌ
、Ｔ２により、上記のような寄生容量を持つコモン相補
データ線ＣＤＬ、ＣＤＬを相補的にハイレベルにチャー
ジアップさせるものであるので、ＰチャンネルＭＯＳＦ
ＥＴを用いる場合に比べてはるかに高速に読み出し信号
を送出させることができる。
センスアンプＳＡＩ〜ＳＡ４の出力端子と１個のデータ
入力バッファＤＩＢＩの出力端子及び１［１のデータ出
力バッファＤＯＢ１を結合させるものである。したがっ
て、コモン相補データ線ＣＤＬ、ＣＤＬは、その配線自
身が持つ容量に上記各回路を構成する回路素子における
ゲート容量や接合容量が付加されることによって、比較
的大きな値の寄生容量を持つものとされる。この実施例
では、電流供給能力の大きなＮＰＮ ）ランジスタＴｌ
、Ｔ２により、上記のような寄生容量を持つコモン相補
データ線ＣＤＬ、ＣＤＬを相補的にハイレベルにチャー
ジアップさせるものであるので、ＰチャンネルＭＯＳＦ
ＥＴを用いる場合に比べてはるかに高速に読み出し信号
を送出させることができる。
第３図には、上記センスアンプＳＡＩを構成するＮチャ
ンネルＭＯＳＦＥＴ （ＮＭＯ３） 、ＰチャンネルＭ
ＯＳＦＥＴ （ＰＭＯ３）及びバイポーラ型トランジス
タ（Ｔｌ、Ｔ２）の概略構造断面図が示されている。
ンネルＭＯＳＦＥＴ （ＮＭＯ３） 、ＰチャンネルＭ
ＯＳＦＥＴ （ＰＭＯ３）及びバイポーラ型トランジス
タ（Ｔｌ、Ｔ２）の概略構造断面図が示されている。
この実施例では、Ｐ型半導体基板１が用いられ、その表
面に公知の半導体集積回製造方法により次の各半導体層
等が形成される。
面に公知の半導体集積回製造方法により次の各半導体層
等が形成される。
上記基板１０表面の素子形成領域に選択的にいわゆるＮ
＋コレクタ埋込層２が形成される。このコレクタ埋込層
２を含む上記基板１の表面にＮ″″ 。
＋コレクタ埋込層２が形成される。このコレクタ埋込層
２を含む上記基板１の表面にＮ″″ 。
エピタキシアル成長層が形成され、このエピタキシ１ル
成長層は、Ｐ十素子分離領域４により３ａ及び３ｂのよ
うな素子形成領域として互いに電気的に分離される。
成長層は、Ｐ十素子分離領域４により３ａ及び３ｂのよ
うな素子形成領域として互いに電気的に分離される。
素子形成領域３ａ中には、センスアンプＳＡＩや他のＣ
ＭＯ３回路を構成するＮチャンネルＭＯＳＦＥＴ （Ｎ
ＭＯ３）とＰチャンネルＭＯＳＦＥＴ （ＰＭＯＳ）が
形成される。ＮチャンネルＭＯＳＦＥＴ （ＮＭＯ３）
は、ウェル領域を構成するＰ型半導体領域内に形成され
たＮ生型のソースＳ。
ＭＯ３回路を構成するＮチャンネルＭＯＳＦＥＴ （Ｎ
ＭＯ３）とＰチャンネルＭＯＳＦＥＴ （ＰＭＯＳ）が
形成される。ＮチャンネルＭＯＳＦＥＴ （ＮＭＯ３）
は、ウェル領域を構成するＰ型半導体領域内に形成され
たＮ生型のソースＳ。
ドレインＤ領域と、この半導体基板の表面にゲート絶縁
膜を介して形成されたゲート電極Ｇとによって構成さる
。ＰチャンネルＭＯＳＦＥＴ （ＰＭＯＳ）は、上記素
子形成領域３ａに形成されたＰ１型のソースＳ、ドレイ
ンＤ領域と、この半導体基板の表面にゲート絶縁膜を介
して形成されたゲート電極Ｇとによって構成される。
膜を介して形成されたゲート電極Ｇとによって構成さる
。ＰチャンネルＭＯＳＦＥＴ （ＰＭＯＳ）は、上記素
子形成領域３ａに形成されたＰ１型のソースＳ、ドレイ
ンＤ領域と、この半導体基板の表面にゲート絶縁膜を介
して形成されたゲート電極Ｇとによって構成される。
トランジスタＴ１とＴ２のコレクタは、共通に電源電圧
Ｖｃｃが供給されることより、素子形成領域３ｂ中に共
通に形成される。すなわち、この素子形成領域３ｂは、
両トランジスタＴＩ、Ｔ２のコレクタ領域を構成し、こ
の素子形成領域３ｂ中にそれぞれ形成されたＰ型領域は
、ベースＢを構成し、このＰ型頭域中に形成されたＮ“
型領域は、エミッタＥを構成する。なお、この素子形成
領域３ｂ中に形成されたＮ４型領域は、コレクタＣのオ
ーミックコンタクト領域を構成する。
Ｖｃｃが供給されることより、素子形成領域３ｂ中に共
通に形成される。すなわち、この素子形成領域３ｂは、
両トランジスタＴＩ、Ｔ２のコレクタ領域を構成し、こ
の素子形成領域３ｂ中にそれぞれ形成されたＰ型領域は
、ベースＢを構成し、このＰ型頭域中に形成されたＮ“
型領域は、エミッタＥを構成する。なお、この素子形成
領域３ｂ中に形成されたＮ４型領域は、コレクタＣのオ
ーミックコンタクト領域を構成する。
この実施例では、上記実施例のように、公知のバイポー
ラ型半導体集積回路装置の製造方法とはソ゛同じ製造技
術によりＭＯＳ Ｆ ＥＴと、バイポーラ型トランジス
タとを同一の半導体基板上に形成することができる。
ラ型半導体集積回路装置の製造方法とはソ゛同じ製造技
術によりＭＯＳ Ｆ ＥＴと、バイポーラ型トランジス
タとを同一の半導体基板上に形成することができる。
（１）メモリセルから読み出された微少な相補信号を、
ＭＯＳＦＥＴにより形成された二対の差動増幅回路によ
り形成された相補出力信号をＮＰＮ ）ランジスタとＮ
チャンネルＭＯＳＦＥＴとからなる二対のプッシュプル
出力回路に交差的に供給することによって、比較的大き
な寄生容量値を持つコモン相補データ線を高速に駆動す
ることができるという効果が得られる。
ＭＯＳＦＥＴにより形成された二対の差動増幅回路によ
り形成された相補出力信号をＮＰＮ ）ランジスタとＮ
チャンネルＭＯＳＦＥＴとからなる二対のプッシュプル
出力回路に交差的に供給することによって、比較的大き
な寄生容量値を持つコモン相補データ線を高速に駆動す
ることができるという効果が得られる。
（２）上記（１）により、大きな電流増幅利得を持つセ
ンスアンプを構成できるから、メモリセルから読み出さ
れた信号は、微少な信号でも充分に高速に出力される。
ンスアンプを構成できるから、メモリセルから読み出さ
れた信号は、微少な信号でも充分に高速に出力される。
したがって、メモリセルを構成する素子の微細化や共通
のデータ線に多数のメモリセルを結合できるから、動作
の高速化を図りつつ大記憶容量化を実現できるという効
果が得られる。
のデータ線に多数のメモリセルを結合できるから、動作
の高速化を図りつつ大記憶容量化を実現できるという効
果が得られる。
（３）センスアンプの出力回路として、ＮＰＮ ｌ−ラ
ンジスタとＮチャンネルＭＯＳ Ｆ ＥＴとの組み合わ
せにより構成することにより、公知のバイポーラ型トラ
ンジスタの製造技術を利用してＭＯＳＦＥＴ及びトラン
ジスタを形成できるとともに、トランジスタを同じ素子
形態領域内に形成できることによって高集積度とするこ
とができるという効果が得られる。
ンジスタとＮチャンネルＭＯＳ Ｆ ＥＴとの組み合わ
せにより構成することにより、公知のバイポーラ型トラ
ンジスタの製造技術を利用してＭＯＳＦＥＴ及びトラン
ジスタを形成できるとともに、トランジスタを同じ素子
形態領域内に形成できることによって高集積度とするこ
とができるという効果が得られる。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではな（、その要旨を逸醜しない範囲で種々変更可
能であることはいうまでもない。例えば、第１図に示す
ようにコモン相補データ線ＣＤＬ、ＣＤＬに複数のセン
スアンプが結合される場合、非動作状態のセンスアンプ
の出力を確実にハイインピーダンス状態にさせるため、
言い換えるならば、トランジスタＴｌ、Ｔ２及びＭＯＳ
ＦＥＴＱ１５．Ｑ２１をオフ状態にさせるため、上記差
動増幅回路の出力と回路の接地電位点との間に、それが
非動作状態にさるとき、オン状態にされるＭＯＳＦＥＴ
を設けるものであってもよい。また、サブコモン相補デ
ータ線を省略して、メモリセルが結合される相補データ
線にセンスアンプの入力端子が結合されるものであって
もよい。この場合、センスアンプの選択的な動作によっ
て実質的なカラム選択動作を行うようにすればよい。メ
モリセルＭＣは、抵抗に代えてＰチャンネルＭＯＳＦＥ
Ｔを用いたＣＭＯＳフリップフロップ回路を用いるもの
であってもよい。
体的に説明したが、この発明は上記実施例に限定される
ものではな（、その要旨を逸醜しない範囲で種々変更可
能であることはいうまでもない。例えば、第１図に示す
ようにコモン相補データ線ＣＤＬ、ＣＤＬに複数のセン
スアンプが結合される場合、非動作状態のセンスアンプ
の出力を確実にハイインピーダンス状態にさせるため、
言い換えるならば、トランジスタＴｌ、Ｔ２及びＭＯＳ
ＦＥＴＱ１５．Ｑ２１をオフ状態にさせるため、上記差
動増幅回路の出力と回路の接地電位点との間に、それが
非動作状態にさるとき、オン状態にされるＭＯＳＦＥＴ
を設けるものであってもよい。また、サブコモン相補デ
ータ線を省略して、メモリセルが結合される相補データ
線にセンスアンプの入力端子が結合されるものであって
もよい。この場合、センスアンプの選択的な動作によっ
て実質的なカラム選択動作を行うようにすればよい。メ
モリセルＭＣは、抵抗に代えてＰチャンネルＭＯＳＦＥ
Ｔを用いたＣＭＯＳフリップフロップ回路を用いるもの
であってもよい。
また、スタティック型ＲＡＭを構成する他の周近回路の
具体的回路構成は、種々の実施形態を採ることができる
。
具体的回路構成は、種々の実施形態を採ることができる
。
この発明は、スタティック型ＲＡＭのような半導体記憶
装置に広く利用できる。
装置に広く利用できる。
第１図は、この発明の一実施例を示すスタティック型Ｒ
ＡＭのブロック図、 第２図は、センスアンプの一実施例を示す具体的回路図
、 第３図は、センスアンプ等を構成するＭＯＳＦＥＴとバ
イポーラ型トランジスタの概略構造断面図である。
ＡＭのブロック図、 第２図は、センスアンプの一実施例を示す具体的回路図
、 第３図は、センスアンプ等を構成するＭＯＳＦＥＴとバ
イポーラ型トランジスタの概略構造断面図である。
Claims (1)
- 【特許請求の範囲】 １、メモリセルからの相補読み出し信号を交差的に受け
るＭＯＳＦＥＴにより構成された二対の差動増幅回路と
、上記二対の差動増幅回路の出力信号がそれぞれベース
に供給されたＮＰＮ型トランジスタと、上記ＮＰＮトラ
ンジスタのエミッタ側に設けられ、上記差動増幅回路の
出力信号が交差的に供給されたＮチャンネルＭＯＳＦＥ
Ｔとを含み、上記ＮＰＮトランジスタとそれに対応して
設けられたＮチャンネルＭＯＳＦＥＴとの接続点から相
補出力信号を送出するセンスアンプを具備することを特
徴とする半導体記憶装置。 ２、差動増幅回路は、差動形態にされたＮチャンネルＭ
ＯＳＦＥＴと、その共通化されたソースと回路の接地電
位点との間に設けられ、動作タイミング信号を受けるＮ
チャンネル型のＭＯＳＦＥＴと、上記差動形態にされた
ＮチャンネルＭＯＳＦＥＴのドレインに設けられ、電流
ミラー形態にされたＰチャンネル型負荷ＭＯＳＦＥＴと
により構成されるものであることを特徴とする特許請求
の範囲第１項記載の半導体記憶装置。 ３、上記メモリセルは、スタティック型メモリセルであ
ることを特徴とする特許請求の範囲第１又は第２項記載
の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60164097A JPS6226690A (ja) | 1985-07-26 | 1985-07-26 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60164097A JPS6226690A (ja) | 1985-07-26 | 1985-07-26 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6226690A true JPS6226690A (ja) | 1987-02-04 |
Family
ID=15786708
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60164097A Pending JPS6226690A (ja) | 1985-07-26 | 1985-07-26 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6226690A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01267894A (ja) * | 1988-04-19 | 1989-10-25 | Seiko Epson Corp | 半導体記憶装置 |
| JPH0244598A (ja) * | 1988-08-03 | 1990-02-14 | Hitachi Ltd | 半導体記憶装置 |
| US6781459B1 (en) | 2003-04-24 | 2004-08-24 | Omega Reception Technologies, Inc. | Circuit for improved differential amplifier and other applications |
-
1985
- 1985-07-26 JP JP60164097A patent/JPS6226690A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01267894A (ja) * | 1988-04-19 | 1989-10-25 | Seiko Epson Corp | 半導体記憶装置 |
| JPH0244598A (ja) * | 1988-08-03 | 1990-02-14 | Hitachi Ltd | 半導体記憶装置 |
| US6781459B1 (en) | 2003-04-24 | 2004-08-24 | Omega Reception Technologies, Inc. | Circuit for improved differential amplifier and other applications |
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