JPS622704B2 - - Google Patents
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- Publication number
- JPS622704B2 JPS622704B2 JP54144628A JP14462879A JPS622704B2 JP S622704 B2 JPS622704 B2 JP S622704B2 JP 54144628 A JP54144628 A JP 54144628A JP 14462879 A JP14462879 A JP 14462879A JP S622704 B2 JPS622704 B2 JP S622704B2
- Authority
- JP
- Japan
- Prior art keywords
- field effect
- effect transistor
- gate
- mos
- input terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
- H10D89/601—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
この発明はMOS形電界効果トランジスタにお
いて、その動作時および取扱い時のサージ電圧に
よるゲート破壊を阻止するためのゲート保護回路
に関するものである。
いて、その動作時および取扱い時のサージ電圧に
よるゲート破壊を阻止するためのゲート保護回路
に関するものである。
一般にMOS形電界効果トランジスタでは、そ
のゲート電極下の絶縁層が薄く形成されているこ
とから、ゲート、ソース間に急峻なサージ電圧が
印加されると、この絶縁層に絶縁破壊を生じて動
作不能となる。そこで、従来はこの絶縁破壊を阻
止するために、第１図Ａに示すゲート保護回路を
用い、これを同図Ｂ，Ｃに示すようにMOS形電
界効果トランジスタと共に、同一半導体基板に組
込むようにしている。すなわち、これらの第１図
ＡないしＣにおいて、１は保護対象となるMOS
形電界効果トランジスタ、２は入力端子、３は前
記MOS形電界効果トランジスタ１のゲートと入
力端子２との間に接続された時定数遅延用抵抗、
４および５は前記入力端子２と電源の高電位側６
および低電位側７との間に接続されたゲート破壊
防止のためのクランプダイオードを示し、また８
は各々アルミ配線、９は絶縁層、１０は高濃度Ｎ
型不純物拡散領域、１１は高濃度Ｐ型不純物拡散
領域、１２は低濃度Ｐ型不純物拡散領域、１３は
低濃度Ｎ型の半導体基板である。
のゲート電極下の絶縁層が薄く形成されているこ
とから、ゲート、ソース間に急峻なサージ電圧が
印加されると、この絶縁層に絶縁破壊を生じて動
作不能となる。そこで、従来はこの絶縁破壊を阻
止するために、第１図Ａに示すゲート保護回路を
用い、これを同図Ｂ，Ｃに示すようにMOS形電
界効果トランジスタと共に、同一半導体基板に組
込むようにしている。すなわち、これらの第１図
ＡないしＣにおいて、１は保護対象となるMOS
形電界効果トランジスタ、２は入力端子、３は前
記MOS形電界効果トランジスタ１のゲートと入
力端子２との間に接続された時定数遅延用抵抗、
４および５は前記入力端子２と電源の高電位側６
および低電位側７との間に接続されたゲート破壊
防止のためのクランプダイオードを示し、また８
は各々アルミ配線、９は絶縁層、１０は高濃度Ｎ
型不純物拡散領域、１１は高濃度Ｐ型不純物拡散
領域、１２は低濃度Ｐ型不純物拡散領域、１３は
低濃度Ｎ型の半導体基板である。
こゝで、今、入力端子２に正もしくは負の急峻
なサージ電圧が印加された場合、クランプダイオ
ード４および５の時定数を、遅延用抵抗３および
MOS形電界効果トランジスタ１で定まる回路の
時定数より小さくしておくことにより、このクラ
ンプダイオード４，５が、MOS形電界効果トラ
ンジスタ１よりも先に動作して、このサージ電圧
がMOS形電界効果トランジスタ１のゲートに加
えられないようにし得るのである。
なサージ電圧が印加された場合、クランプダイオ
ード４および５の時定数を、遅延用抵抗３および
MOS形電界効果トランジスタ１で定まる回路の
時定数より小さくしておくことにより、このクラ
ンプダイオード４，５が、MOS形電界効果トラ
ンジスタ１よりも先に動作して、このサージ電圧
がMOS形電界効果トランジスタ１のゲートに加
えられないようにし得るのである。
しかし乍らこの従来構成においては、クランプ
ダイオード４，５の時定数を、MOS形電界効果
トランジスタ１および遅延用抵抗３の時定数より
も小さくしなければならず、回路パターン設計に
際してこれらの装置上でのサイズを十分に検討す
る必要があり、特に時定数遅延用抵抗３の大きさ
については、サージ破壊耐圧に大きく関係し、サ
イズの大きいほど有効であるが、一方ではMOS
形電界効果トランジスタの平常動作に支障をきた
すために、また高密度集積化のためにも、その大
きさに自ずから限界があつた。
ダイオード４，５の時定数を、MOS形電界効果
トランジスタ１および遅延用抵抗３の時定数より
も小さくしなければならず、回路パターン設計に
際してこれらの装置上でのサイズを十分に検討す
る必要があり、特に時定数遅延用抵抗３の大きさ
については、サージ破壊耐圧に大きく関係し、サ
イズの大きいほど有効であるが、一方ではMOS
形電界効果トランジスタの平常動作に支障をきた
すために、また高密度集積化のためにも、その大
きさに自ずから限界があつた。
この発明は従来のこのような不都合を接合形電
界効果トランジスタを用いることによつて改善し
たものであり、以下、この発明の一実施例につ
き、第２図ＡないしＣを参照して詳細に説明す
る。
界効果トランジスタを用いることによつて改善し
たものであり、以下、この発明の一実施例につ
き、第２図ＡないしＣを参照して詳細に説明す
る。
第２図Ａはこの実施例によるMOS形電界効果
トランジスタのゲート保護回路を、また同図Ｂ，
Ｃはその基板構成を各々に示している。これらの
第２図ＡないしＣにおいて、前記第１図Ａないし
Ｃと同一符号は同一または相当部分を表わしてお
り、この実施例では前記時定数遅延用抵抗３に代
えて接合形電界効果トランジスタ１４を用い、こ
の接合形電界効果トランジスタ１４のソースを前
記入力端子２に、ゲートを前記電源の高電位側６
に、ドレインを前記MOS形電界効果トランジス
タ１のゲートに各々接続させ、かつ前記ゲートが
パターンの構造上から高電位になることから、こ
のゲートをソース側から直流的にカツトするため
にコンデンサ１５を挿入させ、また前記と同様に
クランプダイオード４，５の接続をなし、さらに
これらを同一半導体基板１３に形成させたもので
ある。
トランジスタのゲート保護回路を、また同図Ｂ，
Ｃはその基板構成を各々に示している。これらの
第２図ＡないしＣにおいて、前記第１図Ａないし
Ｃと同一符号は同一または相当部分を表わしてお
り、この実施例では前記時定数遅延用抵抗３に代
えて接合形電界効果トランジスタ１４を用い、こ
の接合形電界効果トランジスタ１４のソースを前
記入力端子２に、ゲートを前記電源の高電位側６
に、ドレインを前記MOS形電界効果トランジス
タ１のゲートに各々接続させ、かつ前記ゲートが
パターンの構造上から高電位になることから、こ
のゲートをソース側から直流的にカツトするため
にコンデンサ１５を挿入させ、また前記と同様に
クランプダイオード４，５の接続をなし、さらに
これらを同一半導体基板１３に形成させたもので
ある。
従つてこの実施例の構成では、負パルスのサー
ジ電圧が入力端子２に印加された場合は、前記従
来の回路と同様の動作がなされるが、正パルスの
サージ電圧が印加された場合は、接合形電界効果
トランジスタ１４のゲート直下のP-領域には、
抵抗成分のために正パルスのサージ電圧が遅れて
加えられ、そのn+領域、p-領域間はサージ電圧
が印加された瞬間逆バイアスされることになつて
この領域６―１に空乏層を生じ、ソース、ドレイ
ン間のp-領域を完全な遮断領域に追い込み、
MOS形電界効果トランジスタ１のゲートへのサ
ージ電圧印加を阻止することができる。そして一
方、平常時はこのp-領域が導通状態にあるため
に、入力信号はある抵抗成分を経て、このMOS
形電界効果トランジスタ１のゲートに伝えられる
のである。
ジ電圧が入力端子２に印加された場合は、前記従
来の回路と同様の動作がなされるが、正パルスの
サージ電圧が印加された場合は、接合形電界効果
トランジスタ１４のゲート直下のP-領域には、
抵抗成分のために正パルスのサージ電圧が遅れて
加えられ、そのn+領域、p-領域間はサージ電圧
が印加された瞬間逆バイアスされることになつて
この領域６―１に空乏層を生じ、ソース、ドレイ
ン間のp-領域を完全な遮断領域に追い込み、
MOS形電界効果トランジスタ１のゲートへのサ
ージ電圧印加を阻止することができる。そして一
方、平常時はこのp-領域が導通状態にあるため
に、入力信号はある抵抗成分を経て、このMOS
形電界効果トランジスタ１のゲートに伝えられる
のである。
なお前記実施例はn-、すなわち低濃度Ｎ型半
導体基板を用いた場合について説明したが、低濃
度Ｐ型半導体基板を用いた場合にも、全く同様の
作用、効果を得られることは勿論である。
導体基板を用いた場合について説明したが、低濃
度Ｐ型半導体基板を用いた場合にも、全く同様の
作用、効果を得られることは勿論である。
以上詳述したようにこの発明によるときは、
MOS形電界効果トランジスタのゲート保護回路
に、接合形電界効果トランジスタを用いることに
より、特に正パルスのサージ電圧に対しては確実
に、また負パルスのサージ電圧に対しても十分
に、そのゲートの絶縁破壊を阻止できる特長を有
するものである。
MOS形電界効果トランジスタのゲート保護回路
に、接合形電界効果トランジスタを用いることに
より、特に正パルスのサージ電圧に対しては確実
に、また負パルスのサージ電圧に対しても十分
に、そのゲートの絶縁破壊を阻止できる特長を有
するものである。
第１図Ａ，Ｂ，Ｃは従来例によるMOS形電界
効果トランジスタのゲート保護回路の各々回路
図、模式的に表わした上面図、断面図であり、ま
た第２図Ａ，Ｂ，Ｃはこの発明の一実施例による
MOS形電界効果トランジスタのゲート保護回路
の各々回路図、模式的に表わした上面図、断面図
である。 １……MOS形電界効果トランジスタ、２……
入力端子、４，５……クランプダイオード、６，
７……電源の高電位側、低電位側、１４……接合
形電界効果トランジスタ、１５……コンデンサ。
効果トランジスタのゲート保護回路の各々回路
図、模式的に表わした上面図、断面図であり、ま
た第２図Ａ，Ｂ，Ｃはこの発明の一実施例による
MOS形電界効果トランジスタのゲート保護回路
の各々回路図、模式的に表わした上面図、断面図
である。 １……MOS形電界効果トランジスタ、２……
入力端子、４，５……クランプダイオード、６，
７……電源の高電位側、低電位側、１４……接合
形電界効果トランジスタ、１５……コンデンサ。
Claims (1)
- １ 接合形電界効果トランジスタのソースを入力
端子、ゲートを電源の高電位側、ドレインを
MOS形電界効果トランジスタのゲートに各々接
続し、かつ前記接合形電界効果トランジスタのソ
ースとゲートとをコンデンサを介して接続すると
共に、前記入力端子と電源の高電位側および低電
位側との間に各々クランプダイオードを接続した
ことを特徴とするMOS形電界効果トランジスタ
のゲート保護回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14462879A JPS5667962A (en) | 1979-11-07 | 1979-11-07 | Gate protection circuit of mos field effect transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14462879A JPS5667962A (en) | 1979-11-07 | 1979-11-07 | Gate protection circuit of mos field effect transistor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5667962A JPS5667962A (en) | 1981-06-08 |
| JPS622704B2 true JPS622704B2 (ja) | 1987-01-21 |
Family
ID=15366453
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14462879A Granted JPS5667962A (en) | 1979-11-07 | 1979-11-07 | Gate protection circuit of mos field effect transistor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5667962A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6134967A (ja) * | 1984-05-03 | 1986-02-19 | デイジタル イクイプメント コ−ポレ−シヨン | Ｖｌｓｉ集積回路装置用の入力保護構成体 |
| JPS6161468A (ja) * | 1984-08-31 | 1986-03-29 | Seiko Epson Corp | 静電気保護回路 |
| JPS6187357A (ja) * | 1984-09-18 | 1986-05-02 | Sanyo Electric Co Ltd | 半導体集積回路装置 |
| US6191633B1 (en) | 1997-09-12 | 2001-02-20 | Nec Corporation | Semiconductor integrated circuit with protection circuit against electrostatic discharge |
-
1979
- 1979-11-07 JP JP14462879A patent/JPS5667962A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5667962A (en) | 1981-06-08 |
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