JPS6227477B2 - - Google Patents
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- JPS6227477B2 JPS6227477B2 JP56026361A JP2636181A JPS6227477B2 JP S6227477 B2 JPS6227477 B2 JP S6227477B2 JP 56026361 A JP56026361 A JP 56026361A JP 2636181 A JP2636181 A JP 2636181A JP S6227477 B2 JPS6227477 B2 JP S6227477B2
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only
-
- G—PHYSICS
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- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
- G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
- G11C11/419—Read-write [R-W] circuits
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】
この発明は、スタテイツクRAMに使用される
1bitの記憶機能を有する記憶回路（セル）に関す
る。 従来、RAMのセルは第１図に示すように構成
されている。すなわち、このセル１１は、特定さ
れる一方向に等間隔で設定される複数のアドレ
ス・ライン１２，………、およびこのアドレス・
ラインに直交するように設定した、複数のバス・
ライン１３，１３′，………で設定される各区画
に対応して配置される。そして、１つの区画を設
定するバス・ライン１３と１３′との間に、転送
用トランジスタTr1およびTr1′を介して、フリツ
プフロツプ１４が設定される。この転送用トラン
ジスタTr1，Tr1′は、ゲートがそれぞれアドレ
ス・ライン１２に接続されて、このアドレス・ラ
イン１２の制御信号により、バス・ライン１３，
１３′からの信号を、フリツプフロツプ１４に書
き込み、あるいは、フリツプフロツプ１４に記憶
設定された状態を読み出すようにしている。前記
フリツプフロツプ１４は、Ｐチヤネル型MOSト
ランジスタTp1とＮチヤネル型MOSトランジスタ
Tn1で構成されるＣ MOSインバータ１５と、同
じくトランジスタTp2とTn2から構成されるＣ
MOSインバータ１６とを備え、それぞれの入力
端子が、他方のＣ MOSインバータの出力端子
に接続されている。 このような構成によれば、アドレス・ライン１
２が低レベルの時、フリツプフロツプ１４とバ
ス・ライン１３，１３′を結ぶトランジスタ
Tr1，Tr1′は、非導通状態となるため、フリツプ
フロツプ１４は、バス・ライン１３，１３′から
切り離される。したがつて、フリツプフロツプ１
４は、現在の記憶状態を維持する。例えば、フリ
ツプフロツプ１４の節点Ａが低レベルであれば、
Ｃ MOSインバータ１５によつて、節点Ｂに高
レベルが出力され、この高レベル信号がＣ
MOSインバータ１６に入力されて、節点Ａは低
レベルとされる。このように、インバータ１５，
１６は相補的に動作し、節点Ａに低レベルを記憶
する。この状態をRAM動作の上で、データ保持
状態と呼ぶ。 そして、RAMセルが選択されて、アドレス・
ライン１２が高レベルになると、転送用トランジ
スタTr1，Tr1′は、導通状態とされて、フリツプ
フロツプ１４は、バス・ライン１３，１３′に接
続され、節点ＡおよびＢの情報が、それぞれのバ
ス・ラインに出力される。例えば、節点Ａが低レ
ベルの場合は、バス・ライン１３は、トランジス
タTr1，Tn2を介して接地されて放電され、低レ
ベルになる。また、節点Ｂが低レベルの場合は、
バス・ライン１３′が、トランジスタTr1′，Tn1
を介して接地されて放電され、低レベルになる。
したがつて、バス・ライン１３，１３′のどちら
が低レベルになつているかを調べることにより、
選択されたRAMセルが記憶している情報を読み
取ることができる。この動作を読み取り動作（リ
ード・アクセス）と呼ぶ。 ところで、RAMセルにデータを書き込む書き
込み動作（ライト・アクセス）は、次に示すよう
に行なう。すなわち、データとして「０」を書き
込む場合は、アドレス・ライン１２を高レベルに
してトランジスタTr1，Tr1′を導通させ、フリツ
プフロツプ１４とバス・ライン１３，１３′を接
続し、さらに、バス・ライン１３を低レベルにす
ることにより、トランジスタTr1を介して節点Ａ
を低レベルとし、フリツプフロツプ１４に「０」
を書き込む。したがつて、節点Ａが低レベル、節
点Ｂが高レベルとなり、情報を記憶する。また、
データとして「１」を書き込む場合は、バス・ラ
イン１３′を低レベルにすることにより、トラン
ジスタTr1′を介して節点Ｂを低レベルとし、フリ
ツプフロツプ１４の節点Ａを高レベル、節点Ｂを
低レベルとする。 このような構成のセルでは、ライト・アクセス
時に、記憶情報と書き込み情報が異なる時、例え
ば、記憶情報が「０」で、節点Ａが低レベル、節
点Ｂが高レベルの状態の時に、データ「１」を書
き込むためバス・ライン１３′を低レベルにする
と、トランジスタTp1とTr1′が共に導通状態とな
り、電源ＶDDからこのトランジスタTp1，Tr1′を
介して貫通電流が流れる。したがつて、節点Ｂの
電位は、トランジスタTp1とTr1′とのgm比で決
定される。そこで、インバータ１６が低レベルの
入力として動作するように、節点Ｂの電位を設定
する必要がある。これは、記憶情報が「１」で、
「０」を書き込む場合にも、トランジスタTp2お
よびTr1による短絡状態によつて発生する。この
貫通電流による消費電力とトランジスタのgm比
の決定の難しさは、低電圧動作、低消費電力、高
集積度を要求される時計、電卓用等の集積回路で
は大きな問題となる。 第２図に示すのは、このライト・アクセス時に
おける貫通電流の問題を改善した回路である。す
なわち、このセル１１は、バス・ライン（情報伝
達共通線）１３と直行するように設定されアドレ
ス信号と書き込み信号との論理積信号が供給され
る信号線Ａ・Ｗ、アドレス信号が供給されるアド
レス・ラインAdd、およびこれらの反転信号が供
給される信号線・，で設定される各区画
に対応して配置される。そして、１つの区画に
は、RAMセルとバス・ライン１３とを接続する
ため、トランジスタTn3，Tp3から成り、アドレ
ス・ラインAdd，の電位によつて制御される
双方向伝達のスイツチ回路１７を介してインバー
タ１８とクロツクドインバータ１９が設けられ
る。このクロツクドインバータ１９は、入力端子
がインバータ１８の出力端子に、出力端子がイン
バータ１８の入力端子にそれぞれ接続されて、信
号線Ａ・Ｗ，・の電位によつて動作が制御さ
れ、ライト・アクセス時には非動作状態となる。 このような構成の回路では、データ保持状態で
はアドレス・ラインAddが低レベルに設定され、
スイツチ回路１７が非導通状態となつてバス・ラ
イン１３とフリツプフロツプ１４が切り離され
る。また、リード・アクセス時はアドレス・ライ
ンAddを高レベルとし、スイツチ回路１７を導通
状態にすることにより、フリツプフロツプ１４に
おける節点Ａの情報がバス・ライン１３に伝達さ
れる。さらに、ライト・アクセス時には、アドレ
ス・ラインAddと信号線Ａ・Ｗを高レベルにする
ことにより、スイツチ回路１７を導通状態、クロ
ツクドインバータ１９のトランジスタTp4および
Tn4を非導通状態とし、バス・ライン１３に書き
込み情報を供給してフリツプフロツプ１４に書き
込みを行なう。 この回路の場合、書き込み情報は、スイツチ回
路１７を介して節点Ａに伝達され、インバータ１
８によつて反転され、節点Ｂに供給される。この
時、クロツクドインバータ１９は、非動作状態で
あるため、第１図に示したような貫通電流は流れ
ない。したがつて、gm比の問題は発生しない。 しかし、このRAMのリードアクセス時に、記
憶情報が「０」で節点Ａが低レベル、かつ、バ
ス・ラインが高レベルの状態でスイツチ回路１７
を導通させると、バス・ライン１３に接続されて
いる容量が、節点Ａに接続されている容量に比べ
て非常に大きいため、バス・ライン１３の電荷が
節点Ａに移動し、フリツプフロツプの記憶情報を
変化させるチヤージシエアが発生してしまう。こ
のチヤージシエアは、記憶情報が「１」でバス・
ライン１３が低レベルの時、リード・アクセスを
行なう場合にも発生する。このような誤動作は、
集積回路ロジツクにおいては、致命的な欠点であ
る。 この発明は、上記のような事情に鑑みてなされ
たもので、その目的とするところは、ライト・ア
クセス時の貫通電流を防止することにより、低消
費電力、低電圧動作を可能とし、gm比の設定の
煩雑さをなくし、かつ、リード・アクセス時のチ
ヤージシエアの問題を防止して信頼性を向上でき
る記憶回路を提供することである。 以下、第３図および第４図を参照してこの発明
の一実施例を説明する。第３図はその構成を示す
もので、第４図は第３図の回路における各信号の
タイミングチヤートである。この回路は、第２図
の回路に、記憶状態読み出し用のトランジスタ
Tp5，Tp6を設け、また、信号線Ａ・Ｗでトラン
ジスタTn3、およびTp4を導通制御し、信号線
・でトランジスタTp3，Tn4を導通制御する
ものである。上記トランジスタTp5，Tp6は、電
源ＶDDとバス・ライン１３との間に直列接続さ
れ、電源側のトランジスタTp6のゲートがフリツ
プフロツプ１４の節点Ｂに、バス・ライン側のト
ランジスタTp5のゲートは、アドレス信号と読み
出し信号との論理積信号が供給される信号線・
Ｒに接続される。さらに、バス・ライン１３は、
プリチヤージ信号Prで導通制御され、プリチヤ
ージ回路として働くトランジスタTr2を介して接
地される。 そして、アドレス信号Addが低レベル、すなわ
ち、このRAMがデータ保持状態の時、信号Ａ・
Ｗは低レベル、信号・は高レベル、信号・
Ｒは高レベルである。従つて、スイツチ回路１７
のトランジスタTn3，Tp3は非導通状態、トラン
ジスタTp4，Tn4は導通状態となり、インバータ
１８とクロツクドインバータ１９で構成されるフ
リツプフロツプ１４は、バス・ライン１３から切
り離されるため、保持状態が維持される。また、
リードアクセス時に、RAMのセルが「１」を記
憶している場合、（節点Ａが高レベル、節点Ｂが
低レベル）第４図のリード・アクセス時のタイミ
ングチヤートに示すように、信号Ｐrが高レベル
とされ、トランジスタTr2が導通状態となつて、
バス・ライン１３がプルダウンされ、低レベルに
プリチヤージされる。信号Ｐrが低レベルとな
り、プリチヤージが終了すると、信号・が低
レベルとなり、トランジスタTp5が導通状態にな
る。この時節点Ｂが低レベルであるので、トラン
ジスタTp6も導通状態となり、バス・ライン１３
には、トランジスタTp5，Tp6を介して電源ＶDD
が供給されてプルアツプされる。すなわち、節点
Ａの高レベルをバス・ライン１３に読み出したこ
とになる。 また、セルが「０」を記憶している場合（節点
Ａが低レベル、節点Ｂが高レベル）、信号Ｐrが高
レベルとなり、バス・ライン１３を低レベルにプ
リチヤージし、その後・信号が低レベルとな
り、トランジスタTp5は導通状態となる。ところ
で、節点Ｂは高レベルであるので、トランジスタ
Tp6はカツトオフ状態を維持することになり、バ
ス・ライン１３のプルアツプは行なわれず、バ
ス・ライン１３は、信号Ｐrでプリチヤージされ
た低レベルを維持する。これは、節点Ａの低レベ
ルがバス・ライン１３に読み出されたことを意味
する。 上述したように、この回路においては、最初に
バス・ラインをプリチヤージしておき、節点Ｂが
低レベルの時はＶDDにデイスチヤージし、高レベ
ルの時はプリチヤージを維持するリードアクセス
方式を採用することにより、第２図の回路におい
て問題となつたチヤージシエアを解決できる。 さらに、ライト・アクセス時は、信号Ａ・Ｗを
高レベルとし、バス・ライン１３に書き込みデー
タを供給することで行なう。すなわち、信号Ａ・
Ｗが高レベルであれば、信号・は低レベルと
なり、バス・ラインの書き込みデータはスイツチ
回路１７を介して節点Ａに供給される。この時、
トランジスタTp4，Tn4は非導通状態であるの
で、トランジスタTp4，Tn4およびトランジスタ
Tp7，Tn7で構成されるクロツクドインバータ１
９の出力は、高インピーダンスとなり、節点Ａに
供給された書き込みデータとの短絡は発生しな
い。 第５図は、この発明の他の実施例を示すもの
で、この回路においては、第３図のＮチヤネル型
MOSトランジスタTr2に換えて、Ｐチヤネル型
MOSトランジスタTr2′を設け、その一端を電源
ＶDDに接続する。また、Ｐチヤネル型MOSトラ
ンジスタTp5，Tp6に換えて、Ｎチヤネル型MOS
トランジスタTn5，Tn6を設け、一端をバス・ラ
インに接続し、他端を接地する。そして、リー
ド・アクセス時のプリチヤージが高レベルとな
り、デイスチヤージが低レベルとなるようにす
る。このような構成でも実施例と同様な効果が得
られる。 さらに、第６図は他の実施例を示すもので、第
３図におけるスイツチ回路１７を、トランスフア
ーゲートからクロツクドインバータに換えたもの
である。第２図の回路では、スイツチ回路がリー
ド・アクセス、ライト・アクセス時の両方で双方
向に情報を伝達する必要があつたのに対し、第３
図の回路では、スイツチ回路１７を書き込み専用
として用いるので、このような回路構成にしても
良い。 第７図は、第６図の回路を上記第３図から第５
図に変形した場合と同様に、Ｐチヤネル型MOS
トランジスタをＮチヤネル型MOSトランジスタ
に入れ換えたものである。この回路においても実
施例と同様な効果が得られるのはもちろんであ
る。 以上説明したようにこの発明によれば、ライト
アクセス時の貫通電流を防止することにより、低
消費電力、低電圧動作を可能とし、また、gm比
の設定を考慮する必要もなく、さらに、リード・
アクセス時のチヤージシエアの問題を防止できる
ので信頼性が向上できる記憶回路が得られる。
1bitの記憶機能を有する記憶回路（セル）に関す
る。 従来、RAMのセルは第１図に示すように構成
されている。すなわち、このセル１１は、特定さ
れる一方向に等間隔で設定される複数のアドレ
ス・ライン１２，………、およびこのアドレス・
ラインに直交するように設定した、複数のバス・
ライン１３，１３′，………で設定される各区画
に対応して配置される。そして、１つの区画を設
定するバス・ライン１３と１３′との間に、転送
用トランジスタTr1およびTr1′を介して、フリツ
プフロツプ１４が設定される。この転送用トラン
ジスタTr1，Tr1′は、ゲートがそれぞれアドレ
ス・ライン１２に接続されて、このアドレス・ラ
イン１２の制御信号により、バス・ライン１３，
１３′からの信号を、フリツプフロツプ１４に書
き込み、あるいは、フリツプフロツプ１４に記憶
設定された状態を読み出すようにしている。前記
フリツプフロツプ１４は、Ｐチヤネル型MOSト
ランジスタTp1とＮチヤネル型MOSトランジスタ
Tn1で構成されるＣ MOSインバータ１５と、同
じくトランジスタTp2とTn2から構成されるＣ
MOSインバータ１６とを備え、それぞれの入力
端子が、他方のＣ MOSインバータの出力端子
に接続されている。 このような構成によれば、アドレス・ライン１
２が低レベルの時、フリツプフロツプ１４とバ
ス・ライン１３，１３′を結ぶトランジスタ
Tr1，Tr1′は、非導通状態となるため、フリツプ
フロツプ１４は、バス・ライン１３，１３′から
切り離される。したがつて、フリツプフロツプ１
４は、現在の記憶状態を維持する。例えば、フリ
ツプフロツプ１４の節点Ａが低レベルであれば、
Ｃ MOSインバータ１５によつて、節点Ｂに高
レベルが出力され、この高レベル信号がＣ
MOSインバータ１６に入力されて、節点Ａは低
レベルとされる。このように、インバータ１５，
１６は相補的に動作し、節点Ａに低レベルを記憶
する。この状態をRAM動作の上で、データ保持
状態と呼ぶ。 そして、RAMセルが選択されて、アドレス・
ライン１２が高レベルになると、転送用トランジ
スタTr1，Tr1′は、導通状態とされて、フリツプ
フロツプ１４は、バス・ライン１３，１３′に接
続され、節点ＡおよびＢの情報が、それぞれのバ
ス・ラインに出力される。例えば、節点Ａが低レ
ベルの場合は、バス・ライン１３は、トランジス
タTr1，Tn2を介して接地されて放電され、低レ
ベルになる。また、節点Ｂが低レベルの場合は、
バス・ライン１３′が、トランジスタTr1′，Tn1
を介して接地されて放電され、低レベルになる。
したがつて、バス・ライン１３，１３′のどちら
が低レベルになつているかを調べることにより、
選択されたRAMセルが記憶している情報を読み
取ることができる。この動作を読み取り動作（リ
ード・アクセス）と呼ぶ。 ところで、RAMセルにデータを書き込む書き
込み動作（ライト・アクセス）は、次に示すよう
に行なう。すなわち、データとして「０」を書き
込む場合は、アドレス・ライン１２を高レベルに
してトランジスタTr1，Tr1′を導通させ、フリツ
プフロツプ１４とバス・ライン１３，１３′を接
続し、さらに、バス・ライン１３を低レベルにす
ることにより、トランジスタTr1を介して節点Ａ
を低レベルとし、フリツプフロツプ１４に「０」
を書き込む。したがつて、節点Ａが低レベル、節
点Ｂが高レベルとなり、情報を記憶する。また、
データとして「１」を書き込む場合は、バス・ラ
イン１３′を低レベルにすることにより、トラン
ジスタTr1′を介して節点Ｂを低レベルとし、フリ
ツプフロツプ１４の節点Ａを高レベル、節点Ｂを
低レベルとする。 このような構成のセルでは、ライト・アクセス
時に、記憶情報と書き込み情報が異なる時、例え
ば、記憶情報が「０」で、節点Ａが低レベル、節
点Ｂが高レベルの状態の時に、データ「１」を書
き込むためバス・ライン１３′を低レベルにする
と、トランジスタTp1とTr1′が共に導通状態とな
り、電源ＶDDからこのトランジスタTp1，Tr1′を
介して貫通電流が流れる。したがつて、節点Ｂの
電位は、トランジスタTp1とTr1′とのgm比で決
定される。そこで、インバータ１６が低レベルの
入力として動作するように、節点Ｂの電位を設定
する必要がある。これは、記憶情報が「１」で、
「０」を書き込む場合にも、トランジスタTp2お
よびTr1による短絡状態によつて発生する。この
貫通電流による消費電力とトランジスタのgm比
の決定の難しさは、低電圧動作、低消費電力、高
集積度を要求される時計、電卓用等の集積回路で
は大きな問題となる。 第２図に示すのは、このライト・アクセス時に
おける貫通電流の問題を改善した回路である。す
なわち、このセル１１は、バス・ライン（情報伝
達共通線）１３と直行するように設定されアドレ
ス信号と書き込み信号との論理積信号が供給され
る信号線Ａ・Ｗ、アドレス信号が供給されるアド
レス・ラインAdd、およびこれらの反転信号が供
給される信号線・，で設定される各区画
に対応して配置される。そして、１つの区画に
は、RAMセルとバス・ライン１３とを接続する
ため、トランジスタTn3，Tp3から成り、アドレ
ス・ラインAdd，の電位によつて制御される
双方向伝達のスイツチ回路１７を介してインバー
タ１８とクロツクドインバータ１９が設けられ
る。このクロツクドインバータ１９は、入力端子
がインバータ１８の出力端子に、出力端子がイン
バータ１８の入力端子にそれぞれ接続されて、信
号線Ａ・Ｗ，・の電位によつて動作が制御さ
れ、ライト・アクセス時には非動作状態となる。 このような構成の回路では、データ保持状態で
はアドレス・ラインAddが低レベルに設定され、
スイツチ回路１７が非導通状態となつてバス・ラ
イン１３とフリツプフロツプ１４が切り離され
る。また、リード・アクセス時はアドレス・ライ
ンAddを高レベルとし、スイツチ回路１７を導通
状態にすることにより、フリツプフロツプ１４に
おける節点Ａの情報がバス・ライン１３に伝達さ
れる。さらに、ライト・アクセス時には、アドレ
ス・ラインAddと信号線Ａ・Ｗを高レベルにする
ことにより、スイツチ回路１７を導通状態、クロ
ツクドインバータ１９のトランジスタTp4および
Tn4を非導通状態とし、バス・ライン１３に書き
込み情報を供給してフリツプフロツプ１４に書き
込みを行なう。 この回路の場合、書き込み情報は、スイツチ回
路１７を介して節点Ａに伝達され、インバータ１
８によつて反転され、節点Ｂに供給される。この
時、クロツクドインバータ１９は、非動作状態で
あるため、第１図に示したような貫通電流は流れ
ない。したがつて、gm比の問題は発生しない。 しかし、このRAMのリードアクセス時に、記
憶情報が「０」で節点Ａが低レベル、かつ、バ
ス・ラインが高レベルの状態でスイツチ回路１７
を導通させると、バス・ライン１３に接続されて
いる容量が、節点Ａに接続されている容量に比べ
て非常に大きいため、バス・ライン１３の電荷が
節点Ａに移動し、フリツプフロツプの記憶情報を
変化させるチヤージシエアが発生してしまう。こ
のチヤージシエアは、記憶情報が「１」でバス・
ライン１３が低レベルの時、リード・アクセスを
行なう場合にも発生する。このような誤動作は、
集積回路ロジツクにおいては、致命的な欠点であ
る。 この発明は、上記のような事情に鑑みてなされ
たもので、その目的とするところは、ライト・ア
クセス時の貫通電流を防止することにより、低消
費電力、低電圧動作を可能とし、gm比の設定の
煩雑さをなくし、かつ、リード・アクセス時のチ
ヤージシエアの問題を防止して信頼性を向上でき
る記憶回路を提供することである。 以下、第３図および第４図を参照してこの発明
の一実施例を説明する。第３図はその構成を示す
もので、第４図は第３図の回路における各信号の
タイミングチヤートである。この回路は、第２図
の回路に、記憶状態読み出し用のトランジスタ
Tp5，Tp6を設け、また、信号線Ａ・Ｗでトラン
ジスタTn3、およびTp4を導通制御し、信号線
・でトランジスタTp3，Tn4を導通制御する
ものである。上記トランジスタTp5，Tp6は、電
源ＶDDとバス・ライン１３との間に直列接続さ
れ、電源側のトランジスタTp6のゲートがフリツ
プフロツプ１４の節点Ｂに、バス・ライン側のト
ランジスタTp5のゲートは、アドレス信号と読み
出し信号との論理積信号が供給される信号線・
Ｒに接続される。さらに、バス・ライン１３は、
プリチヤージ信号Prで導通制御され、プリチヤ
ージ回路として働くトランジスタTr2を介して接
地される。 そして、アドレス信号Addが低レベル、すなわ
ち、このRAMがデータ保持状態の時、信号Ａ・
Ｗは低レベル、信号・は高レベル、信号・
Ｒは高レベルである。従つて、スイツチ回路１７
のトランジスタTn3，Tp3は非導通状態、トラン
ジスタTp4，Tn4は導通状態となり、インバータ
１８とクロツクドインバータ１９で構成されるフ
リツプフロツプ１４は、バス・ライン１３から切
り離されるため、保持状態が維持される。また、
リードアクセス時に、RAMのセルが「１」を記
憶している場合、（節点Ａが高レベル、節点Ｂが
低レベル）第４図のリード・アクセス時のタイミ
ングチヤートに示すように、信号Ｐrが高レベル
とされ、トランジスタTr2が導通状態となつて、
バス・ライン１３がプルダウンされ、低レベルに
プリチヤージされる。信号Ｐrが低レベルとな
り、プリチヤージが終了すると、信号・が低
レベルとなり、トランジスタTp5が導通状態にな
る。この時節点Ｂが低レベルであるので、トラン
ジスタTp6も導通状態となり、バス・ライン１３
には、トランジスタTp5，Tp6を介して電源ＶDD
が供給されてプルアツプされる。すなわち、節点
Ａの高レベルをバス・ライン１３に読み出したこ
とになる。 また、セルが「０」を記憶している場合（節点
Ａが低レベル、節点Ｂが高レベル）、信号Ｐrが高
レベルとなり、バス・ライン１３を低レベルにプ
リチヤージし、その後・信号が低レベルとな
り、トランジスタTp5は導通状態となる。ところ
で、節点Ｂは高レベルであるので、トランジスタ
Tp6はカツトオフ状態を維持することになり、バ
ス・ライン１３のプルアツプは行なわれず、バ
ス・ライン１３は、信号Ｐrでプリチヤージされ
た低レベルを維持する。これは、節点Ａの低レベ
ルがバス・ライン１３に読み出されたことを意味
する。 上述したように、この回路においては、最初に
バス・ラインをプリチヤージしておき、節点Ｂが
低レベルの時はＶDDにデイスチヤージし、高レベ
ルの時はプリチヤージを維持するリードアクセス
方式を採用することにより、第２図の回路におい
て問題となつたチヤージシエアを解決できる。 さらに、ライト・アクセス時は、信号Ａ・Ｗを
高レベルとし、バス・ライン１３に書き込みデー
タを供給することで行なう。すなわち、信号Ａ・
Ｗが高レベルであれば、信号・は低レベルと
なり、バス・ラインの書き込みデータはスイツチ
回路１７を介して節点Ａに供給される。この時、
トランジスタTp4，Tn4は非導通状態であるの
で、トランジスタTp4，Tn4およびトランジスタ
Tp7，Tn7で構成されるクロツクドインバータ１
９の出力は、高インピーダンスとなり、節点Ａに
供給された書き込みデータとの短絡は発生しな
い。 第５図は、この発明の他の実施例を示すもの
で、この回路においては、第３図のＮチヤネル型
MOSトランジスタTr2に換えて、Ｐチヤネル型
MOSトランジスタTr2′を設け、その一端を電源
ＶDDに接続する。また、Ｐチヤネル型MOSトラ
ンジスタTp5，Tp6に換えて、Ｎチヤネル型MOS
トランジスタTn5，Tn6を設け、一端をバス・ラ
インに接続し、他端を接地する。そして、リー
ド・アクセス時のプリチヤージが高レベルとな
り、デイスチヤージが低レベルとなるようにす
る。このような構成でも実施例と同様な効果が得
られる。 さらに、第６図は他の実施例を示すもので、第
３図におけるスイツチ回路１７を、トランスフア
ーゲートからクロツクドインバータに換えたもの
である。第２図の回路では、スイツチ回路がリー
ド・アクセス、ライト・アクセス時の両方で双方
向に情報を伝達する必要があつたのに対し、第３
図の回路では、スイツチ回路１７を書き込み専用
として用いるので、このような回路構成にしても
良い。 第７図は、第６図の回路を上記第３図から第５
図に変形した場合と同様に、Ｐチヤネル型MOS
トランジスタをＮチヤネル型MOSトランジスタ
に入れ換えたものである。この回路においても実
施例と同様な効果が得られるのはもちろんであ
る。 以上説明したようにこの発明によれば、ライト
アクセス時の貫通電流を防止することにより、低
消費電力、低電圧動作を可能とし、また、gm比
の設定を考慮する必要もなく、さらに、リード・
アクセス時のチヤージシエアの問題を防止できる
ので信頼性が向上できる記憶回路が得られる。
第１図、第２図はそれぞれ従来のRAMのセル
部を示す構成図、第３図はこの発明の一実施例に
係るRAMのセル部を示す構成図、第４図は上記
第３図の回路の各信号のタイミングチヤート、第
５図ないし第７図はそれぞれこの発明の他の実施
例を示す構成図である。 １３……バス・ライン、１４……フリツプフロ
ツプ、１７，１９……スイツチ回路、１８……イ
ンバータ、Tp5，Tp6……トランジスタ、Ａ・
Ｗ，・，・……信号。
部を示す構成図、第３図はこの発明の一実施例に
係るRAMのセル部を示す構成図、第４図は上記
第３図の回路の各信号のタイミングチヤート、第
５図ないし第７図はそれぞれこの発明の他の実施
例を示す構成図である。 １３……バス・ライン、１４……フリツプフロ
ツプ、１７，１９……スイツチ回路、１８……イ
ンバータ、Tp5，Tp6……トランジスタ、Ａ・
Ｗ，・，・……信号。
Claims (1)
- １ 情報が伝達される情報伝達共通線と、この情
報伝達共通線に一端が接続されアドレス信号と書
き込み信号との論理積信号に基づいて制御される
ことにより情報の伝達を制御するスイツチ回路
と、このスイツチ回路の他端に入力端が接続され
る第１のインバータと、この第１インバータの出
力端に入力端が接続されるとともに第１インバー
タの入力端に出力端が接続され、上記アドレス信
号と書き込み信号との論理積信号に基づいて動作
が制御される第２のインバータと、上記情報伝達
共通線に一端が接続されアドレス信号と読み出し
信号との論理積信号で導通制御される第１のトラ
ンジスタと、この第１トランジスタの他端と電源
の一方間に接続され上記第１インバータの出力で
導通制御される第２のトランジスタと、上記情報
伝達共通線と電源の他方間に設けられプリチヤー
ジ信号で制御されるプリチヤージ回路とを具備
し、データ保持時には上記アドレス信号と書き込
み信号との論理積信号による制御に基づいて上記
スイツチ回路を非伝達状態に設定するとともに上
記第２インバータを動作状態に設定し、リード・
アクセス時には上記プリチヤージ回路によつて上
記情報伝達共通線を電源の他方のレベルに設定し
てから上記アドレス信号と読み出し信号との論理
積信号により上記第１のトランジスタを導通さ
せ、記憶情報に対応した上記第２トランジスタの
導通／非導通状態に応じて上記情報伝達共通線の
電位を設定し、ライト・アクセス時には上記アド
レス信号と書き込み信号との論理積信号に基づい
て上記スイツチ回路を信号伝達状態、上記第２イ
ンバータを非動作状態に設定して上記第１インバ
ータの入力端にデータを書き込むことを特徴とす
る記憶回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56026361A JPS57141097A (en) | 1981-02-25 | 1981-02-25 | Storage circuit |
| US06/351,518 US4441169A (en) | 1981-02-25 | 1982-02-23 | Static random access memory having a read out control circuit connected to a memory cell |
| DE19823206507 DE3206507A1 (de) | 1981-02-25 | 1982-02-24 | Statischer direktzugriffspeicher |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56026361A JPS57141097A (en) | 1981-02-25 | 1981-02-25 | Storage circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57141097A JPS57141097A (en) | 1982-09-01 |
| JPS6227477B2 true JPS6227477B2 (ja) | 1987-06-15 |
Family
ID=12191346
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56026361A Granted JPS57141097A (en) | 1981-02-25 | 1981-02-25 | Storage circuit |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4441169A (ja) |
| JP (1) | JPS57141097A (ja) |
| DE (1) | DE3206507A1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013524396A (ja) * | 2010-04-02 | 2013-06-17 | アルテラ コーポレイション | ソフトエラーアップセット不感性を有するメモリ要素 |
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| DE3267750D1 (en) * | 1982-03-24 | 1986-01-16 | Itt Ind Gmbh Deutsche | Integrated memory matrix with programmable non volatile cells |
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| DE602006016537D1 (de) * | 2005-11-25 | 2010-10-14 | Semiconductor Energy Lab | Betriebsverfahren und Anordnung eines Halbleiterspeichers |
| JP4661888B2 (ja) | 2008-03-11 | 2011-03-30 | ソニー株式会社 | 半導体記憶装置およびその動作方法 |
| WO2010046800A1 (en) * | 2008-10-22 | 2010-04-29 | Nxp B.V. | Dual-rail sram with independent read and write ports |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49139534U (ja) * | 1973-03-31 | 1974-12-02 | ||
| JPS5345939A (en) * | 1976-10-07 | 1978-04-25 | Sharp Corp | Ram circuit |
| JPS5932123Y2 (ja) * | 1977-06-27 | 1984-09-10 | ニチコン株式会社 | 貫通電極シ−ルド型電解コンデンサ |
| JPS59915B2 (ja) * | 1979-11-29 | 1984-01-09 | 富士通株式会社 | メモリ回路 |
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-
1981
- 1981-02-25 JP JP56026361A patent/JPS57141097A/ja active Granted
-
1982
- 1982-02-23 US US06/351,518 patent/US4441169A/en not_active Expired - Lifetime
- 1982-02-24 DE DE19823206507 patent/DE3206507A1/de active Granted
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013524396A (ja) * | 2010-04-02 | 2013-06-17 | アルテラ コーポレイション | ソフトエラーアップセット不感性を有するメモリ要素 |
| JP2015181084A (ja) * | 2010-04-02 | 2015-10-15 | アルテラ コーポレイションＡｌｔｅｒａ Ｃｏｒｐｏｒａｔｉｏｎ | ソフトエラーアップセット不感性を有するメモリ要素 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57141097A (en) | 1982-09-01 |
| DE3206507A1 (de) | 1982-10-14 |
| DE3206507C2 (ja) | 1988-10-27 |
| US4441169A (en) | 1984-04-03 |
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