JPS62276668A - ベクトルマスク演算制御ユニツト - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の詳細な説明 〔産業上の利用分野〕 本発明はマスク付ベクトル命令処理を実行するデータ処
理システムにおけるベクトルマスク演算制御ユニ２トに
関する。

〔従来の技術〕

従来、この攬のデータ処理システムはイノターナシ、ナ
ル・ビジネスΦマシノズφコーボレー７示されるシステ
ムは、中央処理装置とベクトル処理装置とを有する。こ
のシステムでは、マスクビ、トはベクトルレジスタへの
セ、・ト、および王記憶への記憶の抑止を制御するだけ
で、不要なオペラッドデータのめＣ出しおよび演算動作
の抑止を制御していない。

〔発明が解決しようとする間組点〕

この不要なオペラッドデータの胱出しおよび演算動作の
抑止を制御するため、このシステムでは、オペラッドデ
ータのアドレス生成時に演算、ロードあるいはアトア動
作の抑止されている要素数（へ）とベクトル要素間距離
アドレス（ＶＩ）との乗算を行ない、オペランドアドレ
スの増分（ＮｘＶＸ）を生成する必要がある。しかし、
この乗算のために使用される乗算器は多くの金物を必要
とする。

本発明の目的は金物量を増大することなくベクトルマス
ク用オペランドアドレス演算処理時間を短縮できるよう
にしたベクトルマスク演算制御ユニットを提供すること
にある。

〔問題点を解決するための手段〕

本発明のベクトルマスク演算ｆｆ１ｌＪ　８ユニットは
、マスク付ベクトル命令処理を実行するデータ処理シス
テムにおいて、マスクベクトル中の連続する演算抑止ビ
ットの個数をカウントするカウント手段と、このカウン
ト手段でカウントされた値を用いて２のべき乗倍された
アドレスインクリメント値を１個または２個発生する発
生手段と、この発生手段から発生された２のべき乗倍さ
れたアドレスイノクリメノト値とベクトルアドレスとを
加算しオペランドアドレスを求めるアドレス生成手段と
を言む０ 〔芙翔例〕 第２図を参照すると、先行制御をおこなう中央処理装置
ＩＬは、先行制御装置２２．記憶制御装置２１および演
算実行装置２３から構成芒れ℃いる。この′＠Ｉ！夫行
装貴行装置２３バ、ファを備えているので、先行制御装
置２２は演算実行とは非同期にオペランドの読出しが可
能である。オペラッド読出し動作では、前記先行制御装
置２２は信号線１および２を介してオペラッドアドレス
およびアクセス要求を記憶制御装置２１に送る０このア
ドレスおよびアクセス要求に応答して記憶側（財）装置
２１はバッファ記憶もしくは主記憶からオペランドを読
み出し信号線３および４を介して先行制御装置２２およ
び？ｙｔ算実行装置２３にオペランドを送る。

先行１」御装置２２は命令を解読したデコード消報寺を
信号線５を介して演算実行装置２３に送る。

このデコード情報により指示された演算の演算結果が演
算実行装置２３から信号線６および７を介して、先行制
御装置２２および記憶制御装置２１に送られ、アドレス
計算用汎用レジスタや記憶装置の内容が更新される０ 本発明は先行制御装置が解読した命令語がマスク付ベク
トル命令のとき特に有用である。

ベクトルオペランドの処理は、演算実行装置２３で実行
できるし、また米国特許第４１２８８８０号で示される
ベクトル処理のために特別に設計されたグロセ２丈でも
実行できる。

第２図は、マスク付ベクトル命令を処理できる先行制御
装置Ｑ）アドレス計算部の周辺構成を示す０第１図を参
照すると、本発明の一実施例は命令レジスタ１０１．命
令デコーダおよびベクトルオペランド先取り制御回路１
０２．汎用レジスタファイル１０３．入力レジスタ１０
４．ベクトルアドレスインクリメントレジスタ１０５．
ベクトルアドレスレジスタ１０６．セレクタＡ１０７．
セレクタ８１０８．セレクタＣ１０９，アドレス加算器
１１０．ベクトルマスクレジスタ１１１．桁合せ回路１
１２．連続マスクピット数カクノト回路１１３．ベクト
ル寸スク１１１ＩＪ＃回路１１４．および２ｎ倍数発生
回路Ａ１１５およびＢ１１６から構成されている０先行
制御装置２２は直接または間接アドレ、クングにより得
られたベクトルオペ２ンドの第０資素のアドレス（ＶＨ
）をベクトルアドレスレジスタ１０６に格納するととも
に、ベクトルの要素間距離アドレス（Ｖｌ）をベクトル
インクサメ／ドアドレスレジスタ１０５に格納する。

この操作はベクトル命令の第１ベクトルオペラツド、第
２ベクトルオペ２ンドおよび第３ベクトルオベラ／ドに
対しておこなわれる。ただしベクトル命令のなかには第
２ベクトルオベラ／ドおよび第３ベクトルオペ−）／ド
の両方もしくは一万を必賛としないものがあシ、そのと
きは命令実行に心安なベクトルオペランドに対してのみ
おこなわれる。本実施例では、ベクトルオペランドの第
０喪索りアドレス（ＶＨ）およびベクトルの要素間距離
アドレス（ＶＩ）がともに命令隷中で示されるような命
令セットの場合を想定している。

第１図および第２図を参照すると、記憶制御装置２１か
ら読み出された命令語中のアドレス計算情報は命令′ジ
３夕１０１に設定される０このアドレス計算情報をもと
に汎用レジスタ１０３からインデックスおよびベース値
が読み出される０このイノデ、クスおよびベース値と命
令語中で直接指定されるディスプレースメノトをもとに
アドレス加算器１１０において生成されたアドレスがベ
クトルアドレスレジスタ１０６に設定嘔れる。このとき
アドレスは生成されるが、記憶アクセス要求は出力され
ない０これとともに、入力レジスタ１０４に命令語中の
ベクトル要素間距離アドレス（Ｖりが設定され、ベクト
ルアドレスレジスタ１０６に対応するベクトルアドレス
インクリメントレジスタ１０５に転送される０こＣｖ操
作がベクトルオペランドｑ〕数だけ繰り返されベクトル
アドレスレジスタ１０６．ベクトルアドレスインクリメ
ントレジスタ１０５にベクトルオペランドの第０袂素り
アドレス（ＶＨ）、およびペクトＡ／要素間距離アドレ
ス（Ｖりがすべて設定されるＱマスク語も命令語中ｕＪ
アドレス計算情報をもとに記憶装置（図示せず）または
、記憶制御装置２１から入力レジスタ１０４を介してベ
クトルマスクレジスタ１１１に設定される。本実施例で
はマスク語が００ときマスク嘔れていて演算が抑止され
ると仮定する。ベクトルマスクレジスタ１１１に設定さ
れたマスク語は桁合せ回路１】２を通シ連続マスクビッ
ト数カクノト回路１１３に入力される。桁合せ回路１１
２はベクトルマスク制御回路１１４０制御によシ桁合せ
数が変化する。

第３図にを参照すると、桁合せ畝り制御をするベクトル
マスク制御回路１１４では、マスクカウントレジスタ３
０４の値だけ第１図り桁合せ回路１１２が左シフトして
桁合せをする０また、桁合せ回路１１２はマスクカウン
トレジスタ３０４および完了７ラグフリ、プフロ、プ３
０７がすべて＠０”のとき以外は最上位出カビ、トを強
制的に「０」におきかえる回路（図示せず）が組込まれ
ている。こり回路は以下Ｃｔ）要請から必要とされる。

まず、例とし℃マスクが「１００１０」の場合を想定す
る。マスク処理が開始されると、桁合せ回路１１２は０
ビ、トのシフトレフトであるため、連続マスクビット数
カウント回路１１３かラバ「０」が出力される０こり結
果、第３図のマスクカウントレジスタ３０４．セレクト
レジスタ３０５．およびセレクトレジスタ３０７には「
０」が格納される。なお、完了フラグフリ、１７０．プ
には「１」がセットされる。こり結果、第１図のアドレ
ス加算器１１０ではＶＨ＋ＯＶ１＋０ＶＩ＝Ｖ１１のア
ドレス計算が行なわれ、ベクトルオペランどの第０要素
のアドレス（ＶＨ）でアクセスされる。この結果、次の
アドレス計算においても第３図のマスクカウントレジス
タ３０４にはｌ’−ＯＪ＃；セットされ桁合せ回路１１
２は０ビ、トク７トレフトで前回と同じ動作を繰返す。

この繰返しを防止するため処理の終了した要素に対応す
るマスクビットはリセ、トシなければならない。すなわ
ち桁合せ回路１１２の出力の第０ビ、ト目、すなわち一
番左のビットを強制的にｒＯＪにする。また、強制的に
「０」にしてはいけないのはマスクベクトルレジスタ１
１１の第０ビ、トすなわち左端の処理をするときのみで
おる。そこでマスクカウントレジスタ３０４と完了７ラ
グ３０７がすべて「０」のとき、すなわち初回のみ、桁
合せ回路１１２の出力の第０ビ、トすなわち一番左端の
ビットな有効にする操作が行なわれる。

１１に初マスクカウントレジスタ３０４くは、「Ｏ」が
設定されておル、桁合せ回路１１２からベクトルマスク
レジスタ１１１の値そのものが出力されるＯ この出力は連続マスクビット数カウント回路１１３に与
えられ、連続、マスクビット数が出力される。すなわち
、連続マスクビット数カウント回路１１３は、ベクトル
マスクレジスタ１１１からの数において、左側から連続
した＠Ｏ＃の数を、連続して演算が抑止されている要素
数として出力する。このような連続マスクビット数カウ
ノト回路１１３はプライオリティエンコーダで構成され
る。このようにして得られた連続マスクビット数をＮと
すると、次に演算されるベクトルオペランド要素のアド
レスはベクトルオペランドの第Ｏ要素のアドレス（ＶＨ
）十連続マスクビｙ　）　ｔＸ　（Ｎ）　ｘ　ヘクトル
の要素間距離アドレス（Ｖりの式で与えられる。ここで
Ｎは２のべき乗の和で表すことがでキルｏ　例工Ｉｄ　
Ｎ　＝　６　ノトキ’ｗ’ｌ　６ｖＸ＝２２ＶＩ　＋　
２　’Ｖｌとなる。そこで２ｎ倍数発生回路を用いてＮ
ＸＶｘを求めることができる。本実施例では２°倍数発
生回路の一例として、第４図に示す２ｎ倍数発生回路１
１５および１１６を用いている。

第４図を参照すると　２１’１倍数発生回路Ａ１１５は
、２ビツトシフトレフト（×４）機能を有するシック、
３ビツトシフトレフト（Ｘ８）機能を有するシフタ、４
ビ、トシフトレフト（Ｘ１６）機能を有するシフタ、お
よび５ビ、トン７トレフト（Ｘ３２）機能を有するシッ
クのどれか１つを選択でき、どれも選択しないときに（
家１０”を出力する。

２ｎ倍数発生回路Ｂ１１６は１ビ、トン７トレフト（ｘ
ｚ）機能を有するシフタおよびＯビ、トシ７トレ７）（
ＸＩ）機能を有するシフタのどちらか一方を選択でき、
どれも選択しないときには１０″が出力される。ところ
が、この構成では２ビツトシフトレフト（Ｘ４）機能を
有する７７タおよび４ビ、ドア７トＬ／フト（ＸＩ　６
）機能を有するブックは同時に選択すること力ｔできず
、ＰＪ様に１ビツトシフトレフト（×２）機能を有する
ン７りおよびＯビットシフトレフト（×１）機能を有す
るシフタも同時に選択すること（＝できない〇七こで、
第３図に示す論理回路３０１を用いて２ｎ倍数発生回路
１１５および１１６において、２ビ、トシフトレフト（
×４）機能を有するシック。

３ビ、トシフトレ７ト（Ｘ８）機能を有すルク７り、４
ビツトシフトレフト（Ｘ１６）機能を有するシック、５
ビ、トシフトレフト（Ｘ３２）機能を有する７フタおよ
び１０”出力回路の組、およびｌビ、トン７トレフト（
×２）機能を有するシ７り、０ビ、）７７）レフト（×
１）機能を有するシフタおよび′″Ｏ”出力回路の組の
うちで同じ組の中で同時に選択できなくなる組合せが発
生しないようにし℃いる０ ところで同時に出力できない組合せがもともとなかった
ときには、第３図に示す論理回路３０２を用いて同時に
出力できない組合せがないことを検出して完了フラグ７
す、プフロ、グ３０７をセ、）　スルｏ　例ＬｔｄＮ　
＝　２７７７）　トキ、２７ＶＩ＝２’Ｖｌ　＋２３Ｖ
Ｉ　＋２’ＶＩ　＋２°Ｖｒ　テｈ；ｈｏ　？ニー（Ｄ
　トキ４ビ、トシフトレ７）　（ＸＩ　６　）機能を有
するシ７り、および３ビ、トシフトレフト（×８）機能
ヲ有スるブックの組合せが２ｎ倍数発生回路１１５で同
時に選択できない０また、１ビツトシフトレフト（×２
）機能を有する７フタおよびＯビ、ト７フトレフト（×
１）機能を有するシフタの組合せも２ｎ倍数発生回路１
１６で同時に選択できない。連続マスクビット数カウン
ト回路１１３から２７すなわち２進数＠０１１０１１　
”が出力されると、論理回路３０１は４ビ、トン７トレ
フト（Ｘ１６）機能を有する７７タおよび３ビ、トシフ
トレフ）　（Ｘ８　）機能を有するシックの組合せおよ
び１ビ、ト７フトレ７１−　（Ｘ２　）機能を有するシ
ックおよびＯビ、トシフトレフト（ＸＩ　’）機能を有
する組合せが発生しないよ５に１８すなわち２進数″″
０１００１０　′″を出力する０また論理回路３０２は
連続マスクビット数カウント回路１１３の出力に２ｎ倍
数発生回路１１５および１１６で同時に７フタの選択が
できない組合せがあるかどうかを検出する。

この例で）ま４ビツトシフトレフト（Ｘ１６）！能を有
するシックおよび３ビ、トン７トレフト（×８）機能を
為するシフタの組合せ、および１ビツトシフトレフト（
×２）機能を有するシフタおよびＯビ、トシフトレ７ト
（ＸＩ）機能を有するシックの組合せは同時に選択でき
ないため、″０”が選択出力される。

再び第３図を参照すると、論理回路３０１の出力トマス
クカクンルジスタ３０４の出力とは右目算器３０３にお
いて加算され、その加算結果はマスクカワントＶンスタ
３０４にセットされる。この加算動作と並行して前記論
理（ロ）路３０１の出力はセレクトレジスタＡ３０５お
よびセレクトレジスタＢ５０６に格納される。この例で
は２進数１ｏｉｏｏ”がセレクトレジスタＡ３０５に格
納され、２進数１１０＃がセレクトレジスタＢ５０６に
格納され、２進数＠】０”がセレクトレジスタＢ５０６
に格納される。この格納動作と並行して論理回路３０２
の出力が完了フラグフリ、１７０゜プ３０７をセットす
る。この例では、クリップフロ、グ３０７は１０′がセ
ットされる０次に第６図を参照すると、第１図の２１倍
数発生回路１１５は＠３図のセレクトレジスタＡ３０５
の値により第４図の４と、ト７フトレフト（Ｘ１６）機
能を有する７フタが選択され】６×ベクトル要素間距離
アドレス（Ｖｘ）の演算結果が出力される０これと同時
に第１図の２　倍数発生回路１１６は第３図のセレクト
レジスタＢ５０６の値により第４図の１ビ、ト／フトレ
フト（×２）機能を有する７７タが選択され２Ｘベクト
ル公葉間距離（Ｍｌ　）の演算結果が出力される。

第１図を参照すると、ベクトルオペラ先取光取シ制御回
路１０２の指示に応答して、セレクタ１０７Ｋｌ）ベク
トルアドレスレジスタ１０６の出力、すなわちベクトル
オペランドの第０景素のアドレス（ＶＨ）が選択され、
セレクタ１０８により２ｎ倍数発生回路Ａ１１５の出力
、すなわち１６×ベクトル要素間距離（Ｖｘ　）が選択
され、セレクタ１０９によシ２ｎ倍数発生回路Ｂ１】６
の出力、すなわち２×ベクトル要素間距離（ｖＨ）が選
択される。これら選択された値はアドレス加算器１１０
で加算され加算結果ＶＨ＋１８ＶＩが出力される０この
加算結果は中間結果でありＶＨが設定されていたベクト
ルアドレスレジスタ１０６に設定される。この操作によ
シベクトルオペランドごとに加算が行なわれる。

次に第３図に示すマスクカウントレジスタ３０４の値に
より第１図の桁合せ回路１１２ｉｊ１８ビットシフトレ
フト動作をおこなう。この出力で連続マスクビット数カ
ウ／ト回路１１３−工（２７−１８）＝９を出力する。

この出力９、すなわち２進数１００１００１１は、２ｎ
倍＋［１ａｌｊｌ＆Ａ　１１５　オヨび２ｎ倍数発生回
路８１１６の組合せで同時に選択できない組合せがない
ため、第３図の論理回路３０１はそのままの値で通過し
、マスクカウントレジスタ３０４には値＠２７”、セレ
クトレジスタ人３０５には２進数の’００１０”が設定
され、セレクトレジスタ８３０６には２８＆”０１”が
設定される。これとともに、完了７−）グアす、プフロ
、グ３０７には、論理回路３０２の出力＠１′がセット
され出力される。

２ｎ倍数発生回路Ａ１１５ではセレクトレジスタＡ３０
５の出力の指示によシ８Ｘベクトル要素間距離（Ｖりが
求められ　２ｆ１倍数発生回路Ｂ１１６ではセレクトレ
ジスタ８３０６の出力の指示によシ１×ベクトル要素間
距離（Ｖりが求められる０ベクトルアドレスレジスタ１
０６からは先に設定した値ＶＨ＋１８ｖｌが出力される
。２ｎ倍数発生回路Ａ１］５の出力８ＸＶＩ、２’倍数
発生回路Ｂ１１６の出力１ｘｖｒ、　　およびベクトル
アドレスレジスタ１０６の出力ｖＨ＋１８■Ｉはアドレ
ス加算器１１６に与えられ、加算される０加算結果ＶＨ
＋２７ＶＩ　　はオペ２ノドアドレスとしてベクトルア
ドレスレジスタ１０６にセットδれるとともに記憶制御
装置１６にも送られる０ただし、今回は読出し要求が１
１”になる点が前回と異なる０記憶読出し要求は完了７
ラグフリ、グフロ、プ３０７の出力をもとにベクトルオ
ペランド先取り制御回路１０２で作成される。

第５図を参照すると、ＯＰコードを解読し、マスク付ベ
クトル命令やベクトルオペランド数等を出力する命令デ
コーダ５０１．この命令デコーダ５０１からのベクトル
オペランド数をセットするオペランドカウントレジスタ
５０２．＆１図のベクトルアドレスレジスタ１０６のリ
ードレジスタ番号を指定するり一ドアドンスレジスタ５
０９゜およびベクトルアドレスレジスタ１０６のライト
レジスタ番号を指定するライトアドレスレジスタ５１０
を含む。前記リードアドレスレジスタ５０９は“０”か
らカウントア、グブれ、ラ−ｆ　）アドレスレジスタ５
１０はリードアドレスレジスタ５０９の値をうけて使用
する。リードアドレスレジスタ５０９の値とオペランド
カウントレジスタ５０２にセットされているベクトルオ
ペランド数とが一致検出回路５０４で一致したら、セレ
クタ５０８で＠Ｏ”が選択されリードアドレスレジスタ
５０９に＠Ｏ”が設定される０これとともに一致検出回
路５０４からの一致信号は、マスク付ベクトル命令７ラ
グ７す、プ７０ツブ５０３にセット信号として与えられ
る。このフリッグ７０．グ５０３には第１図の命令レジ
スタ１０１内の命令がマスク付ベクトル命令であるか否
かという命令デコーダ５０１で鱗読された情報が設定さ
れる０この７す、プ７０．プ５０３の出力″１”に応答
して、第１図のセレクタ人１０７．セレクタ８１０８．
およびセレクタＣ】０９においてベクトルアドレスレジ
スタ１０５，２ｒ１倍数発生回路λ１１５および２０倍
数発生回路８１１６の出力が選択される。

第５図のリードアドレスレジスタ５０９の出力とライト
アドレスレジスタ５１０の出力との一致が一致検出回路
５１１で検出されると、この回路５１１の出力は第１図
のアドレス加算器１１０の出力をセレクタＡで選択する
よう指示する０これはベクトルオペランドが１個の場合
、連続してアドレス計算を行なうための機能である０第
１図のベクトルマスク制御回路１１４の第ｉ因の完了７
ラグフリ、プ７０．プ３０７の出力と第５図のマスク付
ベクトル命令７２グフリツグフロ、グ５０３の出力との
論理積がとられ、第５図のメモリリクエスト７ラグフリ
、プフロ、プ５０６に設定される０ メモリリクエストフラグ７す、グア０．プ５０６の出力
は記憶アクセス兼求としてアドレスと併行して第２図の
記憶制御装ｆ１２１に送られる。このようにして演算抑
止きれていないベクトル袂素についてのアドレス計算が
行なわれ、記憶アクセスが可能となる。今連続マスクビ
ット数Ｎを３０とし、第４図に示す２　倍数発生回路Ａ
１１５および２ｎ倍数発生回路８１１６での演算を説明
する。

まず、２　倍数発生回路Ａ１１５で４ビ、トシフトレフ
ト（Ｘ１６）機能を有するシックが選択され２’ＶＩが
発生する。これとともに２　倍数発生回路８１１６で１
ビツト７フトノツト（×２）機能を有するシフタが選択
され２　ＶＩか発生する０これらの値、２　’ＶＩと２
　　ＶＩおよびベクトルオペランドの第０要素のアドレ
ス（ＶＨ）は第１図のアドレス加算器１１０で加算され
、加算結果Ｖド＋１６Ｖ１＋２ＶＩが生成される。この
値は第１回目の中間結果として２回目の加算に使用され
る。

次に第４図の２ｎ倍数発生回路Ａ１１５で３ビツトシフ
トレフト（×８）機能を有するシフタが選択され２３Ｖ
Ｉが発生する。これとともに２ｎ倍数発生回路Ｂ１１６
ではどの７７タも選択されないため′Ｏ＃が発生する。

これらの値、２３Ｖｌと０および第１回目の中間結果Ｖ
ｕ＋１６ＶＩ＋２ＶＩが第１図のアドレス加算器１１０
で加算され、加算結果■■＋１６ＶＩ＋８Ｖ１＋２ＶＩ
が生成される。

この値は第２回目の中間結果として３回目の加算に使用
される。次に第４図の２ｎ倍数発生回路Ａ１１５で２ビ
ツトシフトレフト（×４）機能を有するシフタが選択さ
れ２２Ｖｒが発生される。これとともに２０倍数発生回
路Ｂ１１６ではどのシフタも選択されないため０”が発
生する。これらの値４ＶＩ　とＯおよび第２回目の中間
結果Ｖｗ＋１６ＶＩ　＋８Ｖｒ　＋２ＶＩが第１図のア
ドレス加算５１１０　テ加ＮＡｔ１．．７ＪＯｇＭｉ　
ＶＨ＋　１６　Ｖ　Ｉ　＋８　Ｖｒ　＋　４　Ｖｒ　＋
　２　Ｖｌ　＃”ｌＥ成ｇｔＬルｏ　コレｉ！　Ｖｕ＋
３０　ｖＩ　であり所望の加算結果であるが、３回の加
算動作を必要とする０これは　２ｎ倍数発生回路Ｂ１１
６に２ビット以上の７７ト機能を有するシフタを備えて
いないからである０ 次に、第４図の回路で３１１ｉｎの加算動作を必景とし
た３０ＶＩの計算を、２回の加算動作で実現する伽を詳
細に説明する０ 第８図を参照すると、２ｎ倍数発生回路Ａ】１５の他の
例でｉ’ｚ、ｏビットシフトレフ）（ＸＩ）機能を有す
るシック、１ビ、トシフトレフト（Ｘ２）機能を有する
シ７り、２ビ、トンフトレフト（×４）機能を有するシ
ック、３ビ、トシフトレ７ト（Ｘ８）機能を有するシッ
ク、および５ビ、トクフトレフト（Ｘ３２）機能を有す
るシフタのうちどれか１つを選択でき、どれも選択しな
いときには”０”を出力する。また、２ｆ″倍数発生回
路８１１６の他の例では、０ビ、トシフトレフト（×１
）機能を有する７フタ、１と、ト７フトレフト（×２）
機能を有するシフタ。２ビ、トシ７トレフト（Ｘ４）機
能を有するシック、３ビ、トシフトレ７ト（Ｘ８）機能
を有するシック、および４ビ、トンフトレフト（Ｘ１６
）機能を有するシフタのうちどれか１つを選択でき、ど
れも選択しないときは＠０１を出力する。

この第８図に示す回路を用いて連続マスクピ。

ト数３０の演算を行なう動作を以下説明する。

１ず、２ｎ倍数発生回路人１１５で３と、トシフトレ７
）（Ｘ８）機能を有するシックが選択され２３Ｖｒが発
生する。これとともに２ｎ倍数発生回路Ｂ１１６で４と
、トク７トレフト（Ｘ１６）機能を有するシフタが選択
され２ｖＫが発生する。

これらの＠２”ＶＩと２’Ｖｘおよびベクトルオペラン
ドの第０袈素のアドレス（Ｖ！りは第１図のアドレス加
算器１１０で加算され加算結果■■＋８Ｖｒ＋１６Ｖｒ
　　が生成嘔れる。この値は第１回目の中間結果として
２回目の加算に使用される。次に２ｎ倍数発生回路人１
１５で２ピ、トシ７トレ７）（Ｘ４）機能を有するシフ
タが選択され２２ＶＩが発生する。これとともに２ｆ１
倍数発生回路Ｂ１１６で１ビ、トシフトレフト（×２）
機能を有するシフタが選択され２！Ｖ！が発生する。こ
れらの値２”Ｖｒと２’Ｖ　ｒおよび第１回目の中間結
果ＶＨ＋１６ＶＩ＋８Ｖｒ　が７Ｊｌされ、ｌＪＱｋＭ
果ＶＨ＋］　６ＶＩ＋８ｖＩ＋４■！＋２ｖＩが生成さ
れる。これはＶＰｆ＋３０ＶＩであシ第８図の回路では
所望の結果を得るため２回の加算動作ですむ。

このシック選択のための第１Ｉ５１１のベクトルマスク
制御回路１１４は第７図の構成が盛装となる。

第３図に示す回路と第７図の回路との主な相違点は論理
回路３０１および３０２である。これは、第８図の２０
倍数発生回路Ａ１１５および同回路８１１６のセクタの
構成が第４図の回路のセクタの構成と異なるためである
。

〔発明の効果〕

以上説明したように、本発ＦｊＡはマスク付ベクトル命
令の処理で、カク／トシた値を用いてベクトルアドレス
インクリメント値の２のべき乗倍を１個または２個発生
する手段を設けることによシ、マスク抑止ビットに対応
するオペ２ンドの不要な読出しおよび演算をおこなわな
いように制御してマスク付ベクトル命令を効率よく処理
でき、また専用乗算器は必要としないため金物量の増加
なふせぐという効果がある０

【図面の簡単な説明】

第１図は本発明の一実施例を示す図、第２図は本発明の
適用される中央処理装置を示す図、第３図は第１図のベ
クトルマスク制御回路１１４の一構成例を示す図、第４
図は第１図の２ｎ倍数発生回路の一構成例を示す図、第
５図は第１図のベクトルオベラ／ド先取制御回路１０２
の構成を示す図、第６図は本発明の一実施例の動作を説
明するための図、第７図は第１図のベクトルマスク制御
回路１１４の他の構成例を示す図、および第８図１言第
１図の２ｎ倍数発生回路の他の構成例を示す図でおる。 図において、 ２１・・・・・・記憶制御装置、２２・・・・・・先行
制御装置、２３・・・・・・演算実行装置、１０１・・
・・・・命令レジスタ、１０２・・・・・命令デコーダ
およびベクトルオペランド先取シ制御回路、１０３・・
−・・・汎用レジスタファイル、１０４・・−・・・入
力レジスタ、１０５・・・・・・ベクトルアドレスイッ
クリメントレジスタ、１０６・・・・・・ベクトルアド
レスレジスタ、１０７・・・・・・セレクタＡ、］０８
・・・・・・セレクタＢ、１０９・・・・・・セレクタ
Ｃ，１１０・・・・・・アドレス加算器、１１１・・・
・・・ベクトルアドレスレジスタ、１１２・・・・・・
桁合せ回路、１１３・・・・・・連続マスクビット数カ
ウント回路、１１４・・・・・・ベクトルマスク制御回
路、１１５・・・・・・２ｎ倍数発生回路Ａ、１１６・
・・・・・２ｎ倍数発生回路Ｂ０ｒゝ・ 代理人　弁理士　　内　原　　　皆、　　。 ＼・、。 手続補正書（方式） ６１．；０．ｉ４

Claims (1)

【特許請求の範囲】
1. 先行制御装置により解読されたマスク付ベクトル命令処
   理を実行するデータ処理システムにおいて、ベクトルオ
   ペランドを１対１でそれぞれマスクする複数ビット中の
   連続する演算抑止ビットの個数をカウントするカウント
   手段と、このカウント手段でカウントされた値を用いて
   ２のべき乗倍されたアドレスインクリメント値を１個ま
   たは２個発生する発生手段と、この発生手段から発生さ
   れた２のべき乗倍されたアドレスインクリメント値とベ
   クトルアドレスとを加算しオペランドアドレスを求める
   アドレス生成手段とを含むことを特徴とするベクトルマ
   スク演算制御ユニット。