JPS62277822A - キヤパシタアレイ回路 - Google Patents
キヤパシタアレイ回路Info
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- JPS62277822A JPS62277822A JP12161586A JP12161586A JPS62277822A JP S62277822 A JPS62277822 A JP S62277822A JP 12161586 A JP12161586 A JP 12161586A JP 12161586 A JP12161586 A JP 12161586A JP S62277822 A JPS62277822 A JP S62277822A
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- Japan
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- voo
- switch
- switches
- voltage
- capacitor
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
３、発明の詳細な説明
［発明の目的Ｊ
（産業上の利用分野）
この発明は非線形のディジタル−アナログ変換回路やア
ナログ−ディジタル変換回路などに使用されるキャパシ
タアレイ回路に係り、特に各キャパシタを所定電圧もし
くはアナログ入力電圧に接続１す引する際のスイッチ切
替え制鉗が簡単に行なえるようにしたものである。
ナログ−ディジタル変換回路などに使用されるキャパシ
タアレイ回路に係り、特に各キャパシタを所定電圧もし
くはアナログ入力電圧に接続１す引する際のスイッチ切
替え制鉗が簡単に行なえるようにしたものである。
（従来の反衝）
音声合成回路や音声認識回路に使用される非線形のディ
ジタル−アナログ変換回路（以下、Ｄ／Ａ変換回路と称
する）やアナログ−ディジタル変換回路（以下、Ａ／Ｄ
変挽回路と称する）などでは、従来、第５図に示される
ような形式のキャパシタアレイ回路が用いられている。
ジタル−アナログ変換回路（以下、Ｄ／Ａ変換回路と称
する）やアナログ−ディジタル変換回路（以下、Ａ／Ｄ
変挽回路と称する）などでは、従来、第５図に示される
ような形式のキャパシタアレイ回路が用いられている。
このキャパシタアレイ回路は例えばＤ／Ａ変換回路に組
込まれているものであり、それぞれＩＣ，１Ｃ，２Ｃ。
込まれているものであり、それぞれＩＣ，１Ｃ，２Ｃ。
４Ｃ，８Ｃ，１６Ｃの値な持つキャパシタ７１ないし７
６の各一端はアナログ電圧ＶＯｕｔの出力端子７７に共
通に接続されている。また、上記キャパシタ７１ないし
７５の各他端はスイッチ８１ないし８５それぞれを介し
て、高電位の電源電圧Ｖ［）［）または低電位の電源電
圧、例えばアース電圧ｖ３ｓもしくは下位ビットの信号
に基づいてアナログ電圧を発生する図示しないＤ／Ａ変
換部のアナログ電圧出力端子に選択的に接続されるよう
になっており、最上位ビットのキャパシタ７６の他端は
スイッチ８Ｇを介してアース電圧ＶａＳもしくは上記Ｄ
／Ａ変換部のアナログ電圧出力端子（図示せず）に１ｇ
続ざれるようになっている。上記各スイッチ８１ないし
８６はそれぞれ、例えば入力ディジタル信号がＤＯない
しＤ７の８ビツトの場合に上位３ビツトの信号Ｄ５．Ｄ
６．Ｄ７ （図示せず）に基づいて制御されるようにな
っている。
６の各一端はアナログ電圧ＶＯｕｔの出力端子７７に共
通に接続されている。また、上記キャパシタ７１ないし
７５の各他端はスイッチ８１ないし８５それぞれを介し
て、高電位の電源電圧Ｖ［）［）または低電位の電源電
圧、例えばアース電圧ｖ３ｓもしくは下位ビットの信号
に基づいてアナログ電圧を発生する図示しないＤ／Ａ変
換部のアナログ電圧出力端子に選択的に接続されるよう
になっており、最上位ビットのキャパシタ７６の他端は
スイッチ８Ｇを介してアース電圧ＶａＳもしくは上記Ｄ
／Ａ変換部のアナログ電圧出力端子（図示せず）に１ｇ
続ざれるようになっている。上記各スイッチ８１ないし
８６はそれぞれ、例えば入力ディジタル信号がＤＯない
しＤ７の８ビツトの場合に上位３ビツトの信号Ｄ５．Ｄ
６．Ｄ７ （図示せず）に基づいて制御されるようにな
っている。
このようなり／Ａ変換回路において、上位３ビツトのデ
ィジタル信号Ｄ５．Ｄ６．Ｄ７が全て” ｏ ”レベル
にされているときには全てのスイッチ８１ないし８６が
ＶＳＳ側に接続される。このとき出力端子７７で得られ
るアナログ出力電圧ＶＯｕｔは○Ｖである。次に、上位
３ビツトのディジタル信号のうち最下位ビットの信号Ｄ
５のみがｔ＋ １ ＋＋レベルにされたときはスイッチ
８１のみがＶＤＤ側に接続される。このとき出力端子７
７で得られるアナログ出力電圧Ｖｏｕｔは（１／３２）
Ｖｏｏとなる。
ィジタル信号Ｄ５．Ｄ６．Ｄ７が全て” ｏ ”レベル
にされているときには全てのスイッチ８１ないし８６が
ＶＳＳ側に接続される。このとき出力端子７７で得られ
るアナログ出力電圧ＶＯｕｔは○Ｖである。次に、上位
３ビツトのディジタル信号のうち最下位ビットの信号Ｄ
５のみがｔ＋ １ ＋＋レベルにされたときはスイッチ
８１のみがＶＤＤ側に接続される。このとき出力端子７
７で得られるアナログ出力電圧Ｖｏｕｔは（１／３２）
Ｖｏｏとなる。
以下、信号Ｄ５．Ｄ６．Ｄ７が１０進数で１ずつ増加す
る毎にスイッチ８２ないし８５が選択的にＶｓｓ側から
Ｖ。０側に接続され、これによりアナログ出力電圧Ｖｏ
ｕｔは（１／３２）Ｖｏｏｌ（２／３２）Ｖｏｏ、（３
／３２）Ｖｏｏ。
る毎にスイッチ８２ないし８５が選択的にＶｓｓ側から
Ｖ。０側に接続され、これによりアナログ出力電圧Ｖｏ
ｕｔは（１／３２）Ｖｏｏｌ（２／３２）Ｖｏｏ、（３
／３２）Ｖｏｏ。
（４／３２）Ｖｏ ｏ 、 （６／３２）Ｖｏ
ｏ 、（８／３２）Ｖｏ ｏ 、（１６／３２）Ｖｏ
ｏと順次増加していく。
ｏ 、（８／３２）Ｖｏ ｏ 、（１６／３２）Ｖｏ
ｏと順次増加していく。
なお、図示しないが、上記したように各スイッチ８１な
いし８６には、下位５ビツトの信号Ｄ４゜Ｄ３．・・・
ＤＯに応じてＤ／Ａ変換を行なう抵抗ラダーやキャパシ
タアレイなどからなるＤ／Ａ変換部が接続されており、
このＤ／Ａ変換部によって上記飛び飛びの■ｏｕｔの値
の間の電圧が細かく設定される。そして、入力ディジタ
ル信号が８ビツトの場合、全てのピットが゛１″レベル
にされたとき、アナログ出力電圧ＶＯＵｔは（６３／６
４）Ｖｏｏになる。
いし８６には、下位５ビツトの信号Ｄ４゜Ｄ３．・・・
ＤＯに応じてＤ／Ａ変換を行なう抵抗ラダーやキャパシ
タアレイなどからなるＤ／Ａ変換部が接続されており、
このＤ／Ａ変換部によって上記飛び飛びの■ｏｕｔの値
の間の電圧が細かく設定される。そして、入力ディジタ
ル信号が８ビツトの場合、全てのピットが゛１″レベル
にされたとき、アナログ出力電圧ＶＯＵｔは（６３／６
４）Ｖｏｏになる。
ところで、上記３ビツトのディジタル信号Ｄ ５ 。
Ｄ６．Ｄ７に基づいて上記６個のスイッチ８１ないし８
６の制御を行なうには図示しないデコーダ回路が用いら
れる。ここで、アナログ電圧ｙｏｕｒの館を（○／３２
）Ｖｏｏから（１／３２）Ｖｏｏに、＜１／３２）Ｖｏ
ｏから（２／３２）Ｖｏｏに、（３／３２）Ｖｏｏから
（４／３２）Ｖｏｏに、（６／３２）Ｖｏｏから（８／
３２）Ｖｏｏに、（８／３２）Ｖｏｏから（１６／３２
）Ｖｏｏにそれぞれ増加させる際にはいずれが一つのス
イッチを１回だけ操作すればよい。ところが、（２／３
２）Ｖｏｏから（３／３２）Ｖｏｏに増加゛させるには
スイッチ８２をＶ。０側からＶＢ２側に切替え、かつス
イッチ８３をＶｓｓ側からＶＯＤ側に切替える操作が必
要になる。同様に、（４／３２）ＶＤＤから（６／３２
）Ｖｏｏに増加させるにはスイッチ８３をｖｏＤ！１Ｉ
ＩＩからＶ９Ｓ側に切替え、かつスイッチ８４をＶＳＳ
側からＶＯＯ側に切替える操作が必要になる。このため
、従来ではスイッチ８１ないし８６の制御を行なうため
のデコーダ回路の構成がｉｌｍになるという欠点がある
。
６の制御を行なうには図示しないデコーダ回路が用いら
れる。ここで、アナログ電圧ｙｏｕｒの館を（○／３２
）Ｖｏｏから（１／３２）Ｖｏｏに、＜１／３２）Ｖｏ
ｏから（２／３２）Ｖｏｏに、（３／３２）Ｖｏｏから
（４／３２）Ｖｏｏに、（６／３２）Ｖｏｏから（８／
３２）Ｖｏｏに、（８／３２）Ｖｏｏから（１６／３２
）Ｖｏｏにそれぞれ増加させる際にはいずれが一つのス
イッチを１回だけ操作すればよい。ところが、（２／３
２）Ｖｏｏから（３／３２）Ｖｏｏに増加゛させるには
スイッチ８２をＶ。０側からＶＢ２側に切替え、かつス
イッチ８３をＶｓｓ側からＶＯＤ側に切替える操作が必
要になる。同様に、（４／３２）ＶＤＤから（６／３２
）Ｖｏｏに増加させるにはスイッチ８３をｖｏＤ！１Ｉ
ＩＩからＶ９Ｓ側に切替え、かつスイッチ８４をＶＳＳ
側からＶＯＯ側に切替える操作が必要になる。このため
、従来ではスイッチ８１ないし８６の制御を行なうため
のデコーダ回路の構成がｉｌｍになるという欠点がある
。
（発明が解決しようとする問題点）
このように従来のキャパシタアレイ回路ではスイッチを
制御するデコーダ回路の構成が複雑化するという欠点が
ある。
制御するデコーダ回路の構成が複雑化するという欠点が
ある。
この発明は上記のような事情を考慮してなされたもので
あり、その目的はスイッチを制御するデコーダ回路の構
成の簡単化を図ることができるキャパシタアレイ回路を
提供することにある。
あり、その目的はスイッチを制御するデコーダ回路の構
成の簡単化を図ることができるキャパシタアレイ回路を
提供することにある。
［発明の構成］
（問題点を解決するための手段）
この発明のキャパシタアレイ回路は、それぞれ一端が共
通接続され、他端がスイッチを介して所定電圧もしくは
アナログ入力電圧に接続料■される複数のキャパシタを
備えたキャパシタアレイ回路において、上記複数の各キ
ャパシタの容量化を１．１．１．１．２．２．８．１６
に設定するようにしている。
通接続され、他端がスイッチを介して所定電圧もしくは
アナログ入力電圧に接続料■される複数のキャパシタを
備えたキャパシタアレイ回路において、上記複数の各キ
ャパシタの容量化を１．１．１．１．２．２．８．１６
に設定するようにしている。
（作用）
この発明のキャパシタアレイ回路では複数の各キャパシ
タの容量化を１．１．１．１．２．２．８．１６に設定
することにより、スイッチを１個ずつ順次操作すること
により１，２．３，４，８゜１６．３２という非線形の
直を得るようにしている。
タの容量化を１．１．１．１．２．２．８．１６に設定
することにより、スイッチを１個ずつ順次操作すること
により１，２．３，４，８゜１６．３２という非線形の
直を得るようにしている。
（実施例）
以下、図面を参照してこの発明の実ＩｔＷ例を説明する
。
。
第１図はこの発明のキャパシタアレイ回路をＤ／Ａ変換
回路に実施した場合の構成を示す回路図である。図にお
いて、それぞれ１Ｃ，ＩＣ，ＩＣ。
回路に実施した場合の構成を示す回路図である。図にお
いて、それぞれ１Ｃ，ＩＣ，ＩＣ。
１Ｃ，２Ｃ，２Ｃ，８Ｃ，１６Ｃの値を持つ８個のキャ
パシタ１１ないし１８の各一端はアナログ電圧Ｖｏｕｔ
の出力端子１９に共通に接続されている。また、上記キ
ャパシタ１１ないし１８の各他端はスイッチ２１ないし
２８それぞれの可動接片ａに接続されている。これら各
スイッチ２１ないし２８にはそれぞれ三つの固定接片す
、ｃ、ｄが設けられており、スイッチ２８を除いた各ス
イッチの一つの固定接片すは高電位の電源電圧Ｖｏｏに
並列に接続され、スイッチ２８を含む各スイッチのもう
一つの固定接片ｄはアース電圧Ｖｓｓに並列に接続され
、さらにスイッチ２８を含む各スイッチの残りの固定接
片ＣはＤ／Ａ変換部３１の出力端子に並列に接続されて
いる。
パシタ１１ないし１８の各一端はアナログ電圧Ｖｏｕｔ
の出力端子１９に共通に接続されている。また、上記キ
ャパシタ１１ないし１８の各他端はスイッチ２１ないし
２８それぞれの可動接片ａに接続されている。これら各
スイッチ２１ないし２８にはそれぞれ三つの固定接片す
、ｃ、ｄが設けられており、スイッチ２８を除いた各ス
イッチの一つの固定接片すは高電位の電源電圧Ｖｏｏに
並列に接続され、スイッチ２８を含む各スイッチのもう
一つの固定接片ｄはアース電圧Ｖｓｓに並列に接続され
、さらにスイッチ２８を含む各スイッチの残りの固定接
片ＣはＤ／Ａ変換部３１の出力端子に並列に接続されて
いる。
上記８１１１ｉｌのスイッチ２１ないし２８はそれぞれ
、例えば入力ディジタル信号がＤｏないしＤ７の８ビツ
トの場合に上位３ビツトの信号Ｄ５．Ｄ６゜Ｄ７（図示
せず）に基づいて制御されるようになっている。また、
上記各Ｄ／Ａ変換部３１ないし３８はそれぞれ残り５ビ
ツトの信号Ｄ４ないしＤｏに基づいて制御されるように
なっている。１第２図は上記Ｄ／Ａ変換部３１を抵抗ア
レイを用いて構成した場合の具体的構成を示す回路図で
ある。ここで上記Ｄ／Ａ変換部３１において、電圧Ｖｏ
ｏとＶＳＳとの間には、ＶＤＯとＶｓｓとの間の電圧を
分割するそれぞれ抵抗値が等しい３２個の抵抗４１が直
列接続されている。そして、上記各一対の抵抗４１の直
列接続点には複数のスイッチ４３の各一端が接続され、
これらスイッチ４３の他端は出力端子４２に共通に接続
されている。そして、上記各スイッチ４３が上記５ビツ
トの信号Ｄ４ないしＤｏに基づいて選択的に制御される
ようになっている。
、例えば入力ディジタル信号がＤｏないしＤ７の８ビツ
トの場合に上位３ビツトの信号Ｄ５．Ｄ６゜Ｄ７（図示
せず）に基づいて制御されるようになっている。また、
上記各Ｄ／Ａ変換部３１ないし３８はそれぞれ残り５ビ
ツトの信号Ｄ４ないしＤｏに基づいて制御されるように
なっている。１第２図は上記Ｄ／Ａ変換部３１を抵抗ア
レイを用いて構成した場合の具体的構成を示す回路図で
ある。ここで上記Ｄ／Ａ変換部３１において、電圧Ｖｏ
ｏとＶＳＳとの間には、ＶＤＯとＶｓｓとの間の電圧を
分割するそれぞれ抵抗値が等しい３２個の抵抗４１が直
列接続されている。そして、上記各一対の抵抗４１の直
列接続点には複数のスイッチ４３の各一端が接続され、
これらスイッチ４３の他端は出力端子４２に共通に接続
されている。そして、上記各スイッチ４３が上記５ビツ
トの信号Ｄ４ないしＤｏに基づいて選択的に制御される
ようになっている。
次に動作を説明する。まず始めに、上位３ビツトのディ
ジタル信号Ｄ５．Ｄ６．Ｄ７に基づいてキャパシタアレ
イ回路を制御する場合の動作を説明する。いま、上位３
ビツトのディジタル信号Ｄ５．Ｄ６．Ｄ７が全て“０″
レベルにされているとき、すなわち（０００）の状態の
ときには、図示しないデコーダ回路からのデコード信号
に応じて全てのスイッチ２１ないし２８の可動接片ａが
固定接片ｄ側に接続される。これにより、全てのキャパ
シタ１１ないし１８がＶＳＳに接続される。このとき出
力端子１９で得られるアナログ出力電圧ＶＯｕ（はＯＶ
である。
ジタル信号Ｄ５．Ｄ６．Ｄ７に基づいてキャパシタアレ
イ回路を制御する場合の動作を説明する。いま、上位３
ビツトのディジタル信号Ｄ５．Ｄ６．Ｄ７が全て“０″
レベルにされているとき、すなわち（０００）の状態の
ときには、図示しないデコーダ回路からのデコード信号
に応じて全てのスイッチ２１ないし２８の可動接片ａが
固定接片ｄ側に接続される。これにより、全てのキャパ
シタ１１ないし１８がＶＳＳに接続される。このとき出
力端子１９で得られるアナログ出力電圧ＶＯｕ（はＯＶ
である。
次に、上位３ビツトのディジタル信号のうち最下位ビッ
トの信号Ｄ５のみが′１”レベルにされ、（Ｏ○１）に
なったときは、図示しないデコーダ回路からのデコード
信号に応じてスイッチ２１の可動接片ａが固定接片ｂ
ｔｉｌｌに接続される。このとき、ＶＯＯと出力端子１
９との間には１Ｃの値のキャパシタ１１が接続され、出
力端子１９とＶｓｓとの間には１Ｃの値を持つキャパシ
タ１２．１３．１４．２Ｃの値を持つキャパシタ１５．
１６．８Ｃの値を持つキャパシタ１７及び１６Ｃの値を
持つキャパシタ１８が並列接続された状態になる。従っ
て、出力端子１９で得られるアナログ出力電圧ＶＯｕｔ
は（１／３２）Ｖｏｏとなる。
トの信号Ｄ５のみが′１”レベルにされ、（Ｏ○１）に
なったときは、図示しないデコーダ回路からのデコード
信号に応じてスイッチ２１の可動接片ａが固定接片ｂ
ｔｉｌｌに接続される。このとき、ＶＯＯと出力端子１
９との間には１Ｃの値のキャパシタ１１が接続され、出
力端子１９とＶｓｓとの間には１Ｃの値を持つキャパシ
タ１２．１３．１４．２Ｃの値を持つキャパシタ１５．
１６．８Ｃの値を持つキャパシタ１７及び１６Ｃの値を
持つキャパシタ１８が並列接続された状態になる。従っ
て、出力端子１９で得られるアナログ出力電圧ＶＯｕｔ
は（１／３２）Ｖｏｏとなる。
次に、上位３ビツトのディジタル信号のうちＤｏのみが
ＩＩ Ｉ Ｔｌレベルにされ、（０１０）になったとき
は、スイッチ２２の可動接片ａが固定接片す側に接続さ
れる。なお、予め操作されたスイッチ２１はそのままで
ある。このとき、ＶＤＤと出力端子１９との間には１Ｃ
の値のキャパシタ１１．１２が並列接続され、出力端子
１９とＶｓｓとの間には１Ｃの値を持つキャパシタ１３
．１４．２Ｃの値を持つキャパシタ１５．１６．８Ｃの
値を持つキャパシタ１７及び１６Ｃの値を持つキャパシ
タ１８が並列接続された状態になる。従って、出力端子
１って得られるアナログ出力電圧ｙｏｕｔは（２／３２
）ｏ０となる。
ＩＩ Ｉ Ｔｌレベルにされ、（０１０）になったとき
は、スイッチ２２の可動接片ａが固定接片す側に接続さ
れる。なお、予め操作されたスイッチ２１はそのままで
ある。このとき、ＶＤＤと出力端子１９との間には１Ｃ
の値のキャパシタ１１．１２が並列接続され、出力端子
１９とＶｓｓとの間には１Ｃの値を持つキャパシタ１３
．１４．２Ｃの値を持つキャパシタ１５．１６．８Ｃの
値を持つキャパシタ１７及び１６Ｃの値を持つキャパシ
タ１８が並列接続された状態になる。従って、出力端子
１って得られるアナログ出力電圧ｙｏｕｔは（２／３２
）ｏ０となる。
次に、信号Ｄ５．Ｄ６が゛１パレベルにされ、（０１１
）になったときは、スイッチ２３の可動接片ａが固定接
片す側に接続される。なお、予め操作されたスイッチ２
１．２２はそのままである。このとき、ＶＤＤと出力端
子１９との間には１Ｃの値のキャパシタ１１．１２．１
３が並列接続され、出力端子１９とＶＳＳとの間には１
Ｃの直を持つキャパシタ１４．２Ｃの値を持つキャパシ
タ１５． ＋６．８Ｃの圃を持つキャパシタ１７及び１
６Ｃの直を持つキャパシタ１８が並列接続された状態に
なる。従って、出力端子１９で得られるアナログ出力電
圧ｙｏｕｔは＜３／３２）Ｖｏｏとなる。
）になったときは、スイッチ２３の可動接片ａが固定接
片す側に接続される。なお、予め操作されたスイッチ２
１．２２はそのままである。このとき、ＶＤＤと出力端
子１９との間には１Ｃの値のキャパシタ１１．１２．１
３が並列接続され、出力端子１９とＶＳＳとの間には１
Ｃの直を持つキャパシタ１４．２Ｃの値を持つキャパシ
タ１５． ＋６．８Ｃの圃を持つキャパシタ１７及び１
６Ｃの直を持つキャパシタ１８が並列接続された状態に
なる。従って、出力端子１９で得られるアナログ出力電
圧ｙｏｕｔは＜３／３２）Ｖｏｏとなる。
次に、信号Ｄ７がＩＩ １ Ｉ＋レベルにされ、（１０
０）になったときは、スイッチ２４の可動接片ａが固定
接片す側に接続される。なお、予め操作されたスイッチ
２１．２２．２３はそのままである。
０）になったときは、スイッチ２４の可動接片ａが固定
接片す側に接続される。なお、予め操作されたスイッチ
２１．２２．２３はそのままである。
このとき、ＶＯＤと出力端子１９との間には１Ｃの値の
キャパシタＮ、 ＋２．１３．１４が並列接続され、出
力端子１９と３３との間には２Ｃの値を持つキャパシタ
１５．１６．８Ｃの値を持つキャパシタ１７及び１６Ｃ
の値を持つキャパシタ１８が並列接続された状態になる
。従って、出力端子１９で得られるアナログ出力電圧ｖ
ｏｕｔは（４／３２）Ｖｏｏとなる。
キャパシタＮ、 ＋２．１３．１４が並列接続され、出
力端子１９と３３との間には２Ｃの値を持つキャパシタ
１５．１６．８Ｃの値を持つキャパシタ１７及び１６Ｃ
の値を持つキャパシタ１８が並列接続された状態になる
。従って、出力端子１９で得られるアナログ出力電圧ｖ
ｏｕｔは（４／３２）Ｖｏｏとなる。
次に、信号Ｄ７とＤ５が１“ルベルにされ、（１０１）
になったときは、スイッチ２５の可動接片ａが固定接片
す側に接続される。なお、予め操作されたスイッチ２１
ないし２４はそのままである。
になったときは、スイッチ２５の可動接片ａが固定接片
す側に接続される。なお、予め操作されたスイッチ２１
ないし２４はそのままである。
このとき、ＶＤＤと出力端子１９との間には１Ｃの値の
キャパシタ１４．１２．１３．１４及び２Ｃのキャパシ
タ１５が並列接続され、出力端子１９とＶｓｓとの間に
は２Ｃの値を持つキャパシタ１６．８Ｃの値を持つキャ
パシタ１７及び１６Ｃの値を持つキャパシタ１８が並列
接続された状態になる。従って、出力端子１つで得られ
るアナログ出力電圧Ｖｏｕｒは（６／３２）Ｖｏｏとな
る。
キャパシタ１４．１２．１３．１４及び２Ｃのキャパシ
タ１５が並列接続され、出力端子１９とＶｓｓとの間に
は２Ｃの値を持つキャパシタ１６．８Ｃの値を持つキャ
パシタ１７及び１６Ｃの値を持つキャパシタ１８が並列
接続された状態になる。従って、出力端子１つで得られ
るアナログ出力電圧Ｖｏｕｒは（６／３２）Ｖｏｏとな
る。
さらに次に、信号Ｄ７とＤＯが″゛１′１′ルベル、（
１１０）になったときは、スイッチ２６の可動接片ａが
固定接片す側に接続される。なお、予め操作されたスイ
ッチ２１ないし２５はそのままである。このとき、ＶＯ
Ｄと出力端子１９との間には１Ｃの値のキャパシタ１１
．１２． ＋３．１４及び２Ｃのキャパシタ１５．１６
が並列接続され、出力端子１９とｖ８．３との間には８
Ｃの値を持つキャパシタ１７及び１６Ｇの値を持つキャ
パシタ１８が並グ１接続された状態になる。従って、出
力端子１って得られるアナログ出力電圧Ｖｏ吋は（８／
３２）Ｖｏｏとなる。
１１０）になったときは、スイッチ２６の可動接片ａが
固定接片す側に接続される。なお、予め操作されたスイ
ッチ２１ないし２５はそのままである。このとき、ＶＯ
Ｄと出力端子１９との間には１Ｃの値のキャパシタ１１
．１２． ＋３．１４及び２Ｃのキャパシタ１５．１６
が並列接続され、出力端子１９とｖ８．３との間には８
Ｃの値を持つキャパシタ１７及び１６Ｇの値を持つキャ
パシタ１８が並グ１接続された状態になる。従って、出
力端子１って得られるアナログ出力電圧Ｖｏ吋は（８／
３２）Ｖｏｏとなる。
次に、信号Ｄ７．Ｄ６．Ｄ５が全て” １ ”レベルに
され、（１１１ンになったときは、スイッチ２７の可動
接片ａが固定接片す側に接続される。なお、予め操作さ
れたスイッチ２１ないし２６はそのままである。このと
き、ＶＯＯと出力端子１９との間には１Ｃの値のキャパ
シタ１１．１２．１３．１４．２Ｃのキャパシタ１５．
１６及び８Ｃのキャパシタ１７が並ケＪ接続され、出力
端子１９とＶＢ２との間には１６Ｃの値を持つキャパシ
タ１８が接続された状態になる。従って、出力端子１９
で得られるアナログ出力電圧ｙｏｕ（は（１６，／３２
）Ｖｏｏとなる。
され、（１１１ンになったときは、スイッチ２７の可動
接片ａが固定接片す側に接続される。なお、予め操作さ
れたスイッチ２１ないし２６はそのままである。このと
き、ＶＯＯと出力端子１９との間には１Ｃの値のキャパ
シタ１１．１２．１３．１４．２Ｃのキャパシタ１５．
１６及び８Ｃのキャパシタ１７が並ケＪ接続され、出力
端子１９とＶＢ２との間には１６Ｃの値を持つキャパシ
タ１８が接続された状態になる。従って、出力端子１９
で得られるアナログ出力電圧ｙｏｕ（は（１６，／３２
）Ｖｏｏとなる。
また、下位ビットのスイッチの可１７１接片ａが固定接
片す側に接続された後、その上位ビットのスイッチの可
動接片ａが固定接片す側に接続される前に、下位５ピッ
１−の信号Ｄ４ないしＤｏが全て゛′○パレベルの状態
から１０進数で順次増加させることにより、第２図に示
されるＤ／Ａ変換部３１ではＶＳＳ側に近いスイッチ４
３から順次接続制御される。これにより、上位３ビツト
のディジタル信号Ｄ７．Ｄ６．Ｄ５に基づいて設定され
るアナログ出力電圧Ｖｏｕｔの飛び飛びの値の間でｖｏ
ｕｔの値が細かく調節される。例えば、スイッチ２１の
可動接片ａが固定接片す側に接続され、アナログ出力電
圧ｏｕｔの値が（１／３２）Ｖｏｏになった後に、下位
５ビツトの信号Ｄ４ないしＤｏが全て゛′０′°レベル
の状態から１０進数で順次増力口させると、スイッチ２
２の可動接片ａが固定接片Ｃ側に接続され、かつこの固
定接片Ｃに出力端子が接続されている前記第２図のよう
な構成のＤ ｙ’ Ａ ｇ換部３１内のスイッチ４３が
順次接続制御される。この結果、アナログ出力電圧ｙＯ
ｔ＋ｔの１直は（１／３２）Ｖｏｏから、（１／３２）
ＶｏｏＸ（１／３２）のステップでｉｌ旭し、信号Ｄ４
ないしＤＯが全て” １ ”レベルになると、Ｖｏｕｔ
の値は（１／３２） Ｖｏ ｏ ＋ （３’１／’３２
） Ｖｏ ｏ Ｘ（１／３２）となる。同様に、下位ビ
ットのスイッチの可動接片ａが固定接片す側に接続され
た後、その上位ピットのスイッチの可動接片ａが固定接
片す側に接続される前に、下位５ピツトの信号Ｄ４ない
しＤｏを順次増加させることにより、上位３ビツトのデ
ィジタル信号Ｄ７．Ｄ６．Ｄ５に基づいて設定されるア
ナログ出力電圧Ｖｏｕｔの飛び飛びの値の間でｖｏｕｔ
の値が細か＜ＩＩされる。
片す側に接続された後、その上位ビットのスイッチの可
動接片ａが固定接片す側に接続される前に、下位５ピッ
１−の信号Ｄ４ないしＤｏが全て゛′○パレベルの状態
から１０進数で順次増加させることにより、第２図に示
されるＤ／Ａ変換部３１ではＶＳＳ側に近いスイッチ４
３から順次接続制御される。これにより、上位３ビツト
のディジタル信号Ｄ７．Ｄ６．Ｄ５に基づいて設定され
るアナログ出力電圧Ｖｏｕｔの飛び飛びの値の間でｖｏ
ｕｔの値が細かく調節される。例えば、スイッチ２１の
可動接片ａが固定接片す側に接続され、アナログ出力電
圧ｏｕｔの値が（１／３２）Ｖｏｏになった後に、下位
５ビツトの信号Ｄ４ないしＤｏが全て゛′０′°レベル
の状態から１０進数で順次増力口させると、スイッチ２
２の可動接片ａが固定接片Ｃ側に接続され、かつこの固
定接片Ｃに出力端子が接続されている前記第２図のよう
な構成のＤ ｙ’ Ａ ｇ換部３１内のスイッチ４３が
順次接続制御される。この結果、アナログ出力電圧ｙＯ
ｔ＋ｔの１直は（１／３２）Ｖｏｏから、（１／３２）
ＶｏｏＸ（１／３２）のステップでｉｌ旭し、信号Ｄ４
ないしＤＯが全て” １ ”レベルになると、Ｖｏｕｔ
の値は（１／３２） Ｖｏ ｏ ＋ （３’１／’３２
） Ｖｏ ｏ Ｘ（１／３２）となる。同様に、下位ビ
ットのスイッチの可動接片ａが固定接片す側に接続され
た後、その上位ピットのスイッチの可動接片ａが固定接
片す側に接続される前に、下位５ピツトの信号Ｄ４ない
しＤｏを順次増加させることにより、上位３ビツトのデ
ィジタル信号Ｄ７．Ｄ６．Ｄ５に基づいて設定されるア
ナログ出力電圧Ｖｏｕｔの飛び飛びの値の間でｖｏｕｔ
の値が細か＜ＩＩされる。
第３図は上記実施例のＤ／Ａ変換回路において、上位３
ビツトの入力ディジタル信号のみを変化させたときに得
られる入出力特性図である。図示するようにこの実施例
回路では非線形特性が得られている。
ビツトの入力ディジタル信号のみを変化させたときに得
られる入出力特性図である。図示するようにこの実施例
回路では非線形特性が得られている。
しかも上記実施例回路では、上位３ビツトのディジタル
信号Ｄ５．Ｄａ、Ｄ７に基づいてスイッチ２１ないし２
８の制御を行なう際には一つずつ順次、操作すればよい
。このため、これらスイッチの制御を行なうための図示
しないデコーダ回路の構成が従来よりも簡単化れる。
信号Ｄ５．Ｄａ、Ｄ７に基づいてスイッチ２１ないし２
８の制御を行なう際には一つずつ順次、操作すればよい
。このため、これらスイッチの制御を行なうための図示
しないデコーダ回路の構成が従来よりも簡単化れる。
第４図はこの発明の応用例の構成を示す回路図である。
この第４図の回路は、周知のキャパシタアレイ型Ａ／Ｄ
変換回路のキャパシタアレイ回路にこの発明を適用した
ものである。すなわち、４１ないし４８はそれぞれ１Ｃ
，１Ｃ，１Ｃ，１Ｃ。
変換回路のキャパシタアレイ回路にこの発明を適用した
ものである。すなわち、４１ないし４８はそれぞれ１Ｃ
，１Ｃ，１Ｃ，１Ｃ。
２Ｃ，２Ｃ，８Ｃ，１６Ｃの値を持つキャパシタであり
、これら各キャパシタ４１ないし４８の各一端は電圧比
較用コンパレータ４９の反転入力端子に共通に接続され
ている。また、上記キャパシタ４１ないし４８の各他端
はスイッチ５１ないし５８それぞれの可動接片ａに接続
されている。これら各スイッチ５１ないし５８にはそれ
ぞれ四つの固定接片す、Ｃ１ｄ、ｅが設けられており、
全ての各スイッチの一つの固定接片すはアナログ電圧Ｖ
ｉｎに並列に接続され、スイッチ５８を除く各スイッチ
の固定接片Ｃは高電位の電源電圧Ｖｏｏに並列に接続さ
れ、全てのスイッチ５１ないし５８の固定接片ｄは前記
第２図と同様に構成されているＤ ／ Ａ変換部６１の
出力端子に並列に接続され、全てのスイッチ５１ないし
５８の固定接片ｅはアース電圧ＶＳＳに並列に接続され
ている。
、これら各キャパシタ４１ないし４８の各一端は電圧比
較用コンパレータ４９の反転入力端子に共通に接続され
ている。また、上記キャパシタ４１ないし４８の各他端
はスイッチ５１ないし５８それぞれの可動接片ａに接続
されている。これら各スイッチ５１ないし５８にはそれ
ぞれ四つの固定接片す、Ｃ１ｄ、ｅが設けられており、
全ての各スイッチの一つの固定接片すはアナログ電圧Ｖ
ｉｎに並列に接続され、スイッチ５８を除く各スイッチ
の固定接片Ｃは高電位の電源電圧Ｖｏｏに並列に接続さ
れ、全てのスイッチ５１ないし５８の固定接片ｄは前記
第２図と同様に構成されているＤ ／ Ａ変換部６１の
出力端子に並列に接続され、全てのスイッチ５１ないし
５８の固定接片ｅはアース電圧ＶＳＳに並列に接続され
ている。
上記８１１！ｌのスイッチ５１ないし５８はそれぞれ、
例えば入力ディジタル信号がＤｏないしＤ７の８ビツト
の場合に上位３ビツトの信号Ｄ５．Ｄ６゜Ｄ７に基づい
て制御されるようになっている。また、上記Ｄ／Ａ変換
部６１は残り５ピツトの信号Ｄ４ないしＤｏに基づいて
制御されるようになっている。
例えば入力ディジタル信号がＤｏないしＤ７の８ビツト
の場合に上位３ビツトの信号Ｄ５．Ｄ６゜Ｄ７に基づい
て制御されるようになっている。また、上記Ｄ／Ａ変換
部６１は残り５ピツトの信号Ｄ４ないしＤｏに基づいて
制御されるようになっている。
また、上記コンパレータ４９の非反転入力端子には基準
電圧として例えば１／２Ｖｏｏの電圧が常時、供給され
ている。さらに、上記コンパレータ４９の反転入力端子
と出力端子との間にはスイッチ５０が接続されている。
電圧として例えば１／２Ｖｏｏの電圧が常時、供給され
ている。さらに、上記コンパレータ４９の反転入力端子
と出力端子との間にはスイッチ５０が接続されている。
このようなＡ／Ｄ変換回路の動作を簡単に説明すると、
まず、始めにスイッチ５０を閉じることによりコンパレ
ータ４９の反転入力端子をイマジナリ−ショート状態に
しておき、かつ全てのスイッチ５１ないし５８をＶｉｎ
側に接続しておく。この状態のとき、コンパレータ４９
の反転入力端子の電位は（１／ ２ ） Ｖ ｏ ｏに
されているので、８個のキャパシタ４１ないし４８はＶ
ｉｎ−（１／２）Ｖｏ ｏにチャージされている。次に
スイッチ５０を開くユこのとき、予め８個のキャパシタ
４１ないし４８にチャージされている電荷は保持される
。いま仮にアナログ電圧Ｖｉｎが（１／２）Ｖｏｏ以上
であるとすれば、まず、アナログ１！ＪＩＶｉｎを（１
６／３２）ＶＤＯの電圧と比較するためにスイッチ５１
ないし５７の可動接片ａを全てＶｏｏ側の固定接片Ｃに
接続し、スイッチ５８の可動接片ａをＶｓｓ側の固定接
片ｅに接続する。すると、キャパシタ４１ないし４８に
は予めＱ＝１／２ＶｏｏのチＶ−ジがある。
まず、始めにスイッチ５０を閉じることによりコンパレ
ータ４９の反転入力端子をイマジナリ−ショート状態に
しておき、かつ全てのスイッチ５１ないし５８をＶｉｎ
側に接続しておく。この状態のとき、コンパレータ４９
の反転入力端子の電位は（１／ ２ ） Ｖ ｏ ｏに
されているので、８個のキャパシタ４１ないし４８はＶ
ｉｎ−（１／２）Ｖｏ ｏにチャージされている。次に
スイッチ５０を開くユこのとき、予め８個のキャパシタ
４１ないし４８にチャージされている電荷は保持される
。いま仮にアナログ電圧Ｖｉｎが（１／２）Ｖｏｏ以上
であるとすれば、まず、アナログ１！ＪＩＶｉｎを（１
６／３２）ＶＤＯの電圧と比較するためにスイッチ５１
ないし５７の可動接片ａを全てＶｏｏ側の固定接片Ｃに
接続し、スイッチ５８の可動接片ａをＶｓｓ側の固定接
片ｅに接続する。すると、キャパシタ４１ないし４８に
は予めＱ＝１／２ＶｏｏのチＶ−ジがある。
ここで、Ｖｉｎ＞ １ ／ ２Ｖｏ ｏであり、各キャ
パシタ４１ないし４８のコンパレータ４９の反転入力端
子側には負電荷が、スイッチ５１ないし５８側には正電
荷があるので、コンパレータ４９は（１６／’３２）Ｖ
ｏｏ （１／２）Ｖｏｏの電荷Ｑ′と上記電荷Ｑと
の比較を行なう。この場合、Ｑ＞Ｑ’ （このとき、
Ｑ’ ＝Ｏ）あるから、各キャパシタ４１ないし４８の
コンパレータ４９の反転入力端子側に負電荷が残り、コ
ンパレータ４９の出力ＶｏｕｔはＨレベルになる。コン
パレータ４９のＨレベルの出力ｖｏｕｔにより、スイッ
チ５１ないし５７が固定され、スイッチ５８の可動接片
ａが固定接片ｅからｄに切替えられ、下位５ビツトの信
号に基づいてアナログ電圧を発生するＤ／Ａ変換部６１
の出力端子がキャパシタ４８に接続される。このとき、
上記３ビツトのディジタル信号Ｄ７．Ｄ６．Ｄ５は（１
１１）に固定されている。
パシタ４１ないし４８のコンパレータ４９の反転入力端
子側には負電荷が、スイッチ５１ないし５８側には正電
荷があるので、コンパレータ４９は（１６／’３２）Ｖ
ｏｏ （１／２）Ｖｏｏの電荷Ｑ′と上記電荷Ｑと
の比較を行なう。この場合、Ｑ＞Ｑ’ （このとき、
Ｑ’ ＝Ｏ）あるから、各キャパシタ４１ないし４８の
コンパレータ４９の反転入力端子側に負電荷が残り、コ
ンパレータ４９の出力ＶｏｕｔはＨレベルになる。コン
パレータ４９のＨレベルの出力ｖｏｕｔにより、スイッ
チ５１ないし５７が固定され、スイッチ５８の可動接片
ａが固定接片ｅからｄに切替えられ、下位５ビツトの信
号に基づいてアナログ電圧を発生するＤ／Ａ変換部６１
の出力端子がキャパシタ４８に接続される。このとき、
上記３ビツトのディジタル信号Ｄ７．Ｄ６．Ｄ５は（１
１１）に固定されている。
次に、Ｄ／Ａ変換部６１の出力アナログ電圧が（１６／
３２）Ｖｏｏにされ、上記電荷Ｑと比較すべき電荷Ｑ′
が（（１６／３２）Ｖｏ ｏ ＋（１６／３２）Ｖｏｏ
・（１６／３２）Ｖｏ ｏ ）＝（１／２）Ｖｏｏ
＝ （８／３２）Ｖｏｏとなる。
３２）Ｖｏｏにされ、上記電荷Ｑと比較すべき電荷Ｑ′
が（（１６／３２）Ｖｏ ｏ ＋（１６／３２）Ｖｏｏ
・（１６／３２）Ｖｏ ｏ ）＝（１／２）Ｖｏｏ
＝ （８／３２）Ｖｏｏとなる。
そして、まだＱ＞Ｑ’であれば、コンパレータ４９の出
力ＶＯＵｔはＨレベルになり、Ｄ／Ａ変換部６１の出力
アナログ電圧が（２４／３２）Ｖｏｏにされる。このと
き、８ビツトのディジタル信号の上位４ビツトは（１１
１１）となる。次のＱ′は（（１６／３２）Ｖｏｏ ＋
（１６／３２）Ｖｏ。
力ＶＯＵｔはＨレベルになり、Ｄ／Ａ変換部６１の出力
アナログ電圧が（２４／３２）Ｖｏｏにされる。このと
き、８ビツトのディジタル信号の上位４ビツトは（１１
１１）となる。次のＱ′は（（１６／３２）Ｖｏｏ ＋
（１６／３２）Ｖｏ。
・（２４／３２）Ｖｏ ｏ ） ＝（１／２）Ｖｏ ｏ
−（１２／３２）Ｖｏｏとなり、これがコンパレータ
４９で比較される。このとき、Ｑ＜Ｑ’ になったとす
ると、コンパレータ４９の出力ｖｏｕｔはＬレベルに反
転し、これにより上位５ビツトは（１１１１０）と決定
される。そして、Ｄ／Ａ変換部６１の出力アナログ電圧
が（２０／３２）ＶＤＤにされ、Ｑ′が（（１６／３２
）Ｖｏｏ＋（１６／３２）Ｖｏｏ ・（２０／３２）Ｖ
ｏｏ ）（１／２）Ｖｏ ｏ ＝ （１０／３２）Ｖｏ
ｏとなり、これがＱとコンパレータ４９で比較される
。このとき、Ｑ＞Ｑ’であれば、コンパレータ４９の出
力ｖｏｕｔは再びＨレベルに反転し、これにより上位６
ビツトは（１１１１０１）と決定される。そして、Ｄ／
Ａ変換部６１の出力アナログ電圧が（２２／３２）Ｖｏ
ｏにされ、Ｑ′が（（１６／３２）Ｖｏｏ ＋ （１６
／３２）Ｖｏｏ ・（２２／３２）Ｖｏｏ） （１
／２）Ｖｏｏ＝（１１／３２）Ｖｏｏとなり、これがＱ
とコンパレータ４９で比較される。このとき、Ｑ＞Ｑ’
であれば、コンパレータ４９の出力ｖｏｕｔはＨレベル
になり、これにより上位７ピツトは（１１１１０１１）
と決定される。そして、Ｄ／Ａ変換部６１の出力アナロ
グ電圧が＜２３／３２）Ｖｏｏにされ、Ｑ′が（（１６
／３２）Ｖｏｏ＋（１６／３２）Ｖｏ。
−（１２／３２）Ｖｏｏとなり、これがコンパレータ
４９で比較される。このとき、Ｑ＜Ｑ’ になったとす
ると、コンパレータ４９の出力ｖｏｕｔはＬレベルに反
転し、これにより上位５ビツトは（１１１１０）と決定
される。そして、Ｄ／Ａ変換部６１の出力アナログ電圧
が（２０／３２）ＶＤＤにされ、Ｑ′が（（１６／３２
）Ｖｏｏ＋（１６／３２）Ｖｏｏ ・（２０／３２）Ｖ
ｏｏ ）（１／２）Ｖｏ ｏ ＝ （１０／３２）Ｖｏ
ｏとなり、これがＱとコンパレータ４９で比較される
。このとき、Ｑ＞Ｑ’であれば、コンパレータ４９の出
力ｖｏｕｔは再びＨレベルに反転し、これにより上位６
ビツトは（１１１１０１）と決定される。そして、Ｄ／
Ａ変換部６１の出力アナログ電圧が（２２／３２）Ｖｏ
ｏにされ、Ｑ′が（（１６／３２）Ｖｏｏ ＋ （１６
／３２）Ｖｏｏ ・（２２／３２）Ｖｏｏ） （１
／２）Ｖｏｏ＝（１１／３２）Ｖｏｏとなり、これがＱ
とコンパレータ４９で比較される。このとき、Ｑ＞Ｑ’
であれば、コンパレータ４９の出力ｖｏｕｔはＨレベル
になり、これにより上位７ピツトは（１１１１０１１）
と決定される。そして、Ｄ／Ａ変換部６１の出力アナロ
グ電圧が＜２３／３２）Ｖｏｏにされ、Ｑ′が（（１６
／３２）Ｖｏｏ＋（１６／３２）Ｖｏ。
’ （２３／３２）Ｖｏｏ ） （１／２）Ｖ
ｏｏ ’＝（２３／６４）Ｖｏｏとなり、これがＱと
コンパレータ４９で比較される。このとき、Ｑ ＞ Ｑ
ｌであれば、コンパレータ４９の出力ＶｏｕｔはＨレ
ベルになり、これにより８ビツトのディジタル信号は（
１１１１０１１１）と決定される。すなわち、この場合
のアナログ入力電圧Ｖｉｎは、（１６／３２）Ｖｏｏ
＋ （１６／３２）Ｖｏ。
ｏｏ ’＝（２３／６４）Ｖｏｏとなり、これがＱと
コンパレータ４９で比較される。このとき、Ｑ ＞ Ｑ
ｌであれば、コンパレータ４９の出力ＶｏｕｔはＨレ
ベルになり、これにより８ビツトのディジタル信号は（
１１１１０１１１）と決定される。すなわち、この場合
のアナログ入力電圧Ｖｉｎは、（１６／３２）Ｖｏｏ
＋ （１６／３２）Ｖｏ。
（２３／３２）Ｖｏｏ ＜Ｖｉｎ＜ （１６／３２
）Ｖｏ ｏ ＋ （１６／３２） Ｖｏ ｏ ・（２４
／３２）、すなわち（５５／６４）Ｖｏ ｏ＜Ｖｉｎ＜
（５６／６４１Ｖｏｏで表わされる範囲の値であり、
これに対応する８ビツトのディジタル信号は（１１１１
０１１１）となる。
）Ｖｏ ｏ ＋ （１６／３２） Ｖｏ ｏ ・（２４
／３２）、すなわち（５５／６４）Ｖｏ ｏ＜Ｖｉｎ＜
（５６／６４１Ｖｏｏで表わされる範囲の値であり、
これに対応する８ビツトのディジタル信号は（１１１１
０１１１）となる。
そして、このＡ／Ｄ変換回路でも、得られるディジタル
信号に対応して操作すべきスイッチが一対一に対応して
いるので、この場合にもデコーダの構成を簡単にするこ
とができる。
信号に対応して操作すべきスイッチが一対一に対応して
いるので、この場合にもデコーダの構成を簡単にするこ
とができる。
［発明の効果］
以上説明したようにこの発明によれば、スイッチを制御
するデコーダ回路の構成の簡単化を図ることができるキ
ャパシタアレイ回路を提供することができる。
するデコーダ回路の構成の簡単化を図ることができるキ
ャパシタアレイ回路を提供することができる。
第１図はこの発明の一実施例の構成を示す回路図、第２
図は上記実施例回路の一部分の具体的な構成を示す回路
図、第３図は上記実施例回路の特性図、第４図はこの発
明の応用例の構成を示す回路図、第５図は従来回路の回
路図である。 １１〜１８．４１〜４８・・・キャパシタ、１９・・・
出力端子、２１〜２８．５１〜５８・・・スイッチ、４
１・・・抵抗、３１．６１・・・Ｄ／Ａ変換部。
図は上記実施例回路の一部分の具体的な構成を示す回路
図、第３図は上記実施例回路の特性図、第４図はこの発
明の応用例の構成を示す回路図、第５図は従来回路の回
路図である。 １１〜１８．４１〜４８・・・キャパシタ、１９・・・
出力端子、２１〜２８．５１〜５８・・・スイッチ、４
１・・・抵抗、３１．６１・・・Ｄ／Ａ変換部。
Claims (1)
- それぞれ一端が共通接続され、他端がスイッチを介して
所定電圧もしくはアナログ入力電圧に接続制御される複
数のキャパシタを備えたキャパシタアレイ回路において
、上記複数の各キャパシタの容量比を１、１、１、１、
２、２、８、１６に設定したことを特徴とするキャパシ
タアレイ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12161586A JPS62277822A (ja) | 1986-05-27 | 1986-05-27 | キヤパシタアレイ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12161586A JPS62277822A (ja) | 1986-05-27 | 1986-05-27 | キヤパシタアレイ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62277822A true JPS62277822A (ja) | 1987-12-02 |
Family
ID=14815637
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12161586A Pending JPS62277822A (ja) | 1986-05-27 | 1986-05-27 | キヤパシタアレイ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62277822A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2388725A (en) * | 2002-05-17 | 2003-11-19 | Sharp Kk | Digital/analog converter, display driver and display |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58114527A (ja) * | 1981-12-28 | 1983-07-07 | Fujitsu Ltd | 容量分圧回路 |
-
1986
- 1986-05-27 JP JP12161586A patent/JPS62277822A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58114527A (ja) * | 1981-12-28 | 1983-07-07 | Fujitsu Ltd | 容量分圧回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2388725A (en) * | 2002-05-17 | 2003-11-19 | Sharp Kk | Digital/analog converter, display driver and display |
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