JPH0577219B2 - - Google Patents
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- JPH0577219B2 JPH0577219B2 JP61148522A JP14852286A JPH0577219B2 JP H0577219 B2 JPH0577219 B2 JP H0577219B2 JP 61148522 A JP61148522 A JP 61148522A JP 14852286 A JP14852286 A JP 14852286A JP H0577219 B2 JPH0577219 B2 JP H0577219B2
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- Japan
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- capacitor
- converter
- reference potential
- switch
- comparator
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Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＡ／Ｄ（アナログ／デジタル）変換回
路に関し、特に構成回路の高集積化、高速化を図
つた抵抗ストリング形式のＤ／Ａ変換器で上位ビ
ツトを分担し、複数容量の並列による電荷分配形
式のＤ／Ａ変換器で下位ビツトを分担し、小型化
を図つた半導体集積回路によるＡ／Ｄ変換回路に
関する。
路に関し、特に構成回路の高集積化、高速化を図
つた抵抗ストリング形式のＤ／Ａ変換器で上位ビ
ツトを分担し、複数容量の並列による電荷分配形
式のＤ／Ａ変換器で下位ビツトを分担し、小型化
を図つた半導体集積回路によるＡ／Ｄ変換回路に
関する。
第２図はＡ／Ｄ変換回路の従来例を示す回路図
である。基準電位VREFを抵抗R0〜Boで分割した
比較電圧を利用するいわゆる抵抗ストリング型
Ｄ／Ａ変換器と単位容量C10とそれの２のべき乗
の関係にある容量をもつ容量群（従来例ではC10
×20＝C11、C10×21＝C12）で構成された比較電
圧を利用するいわゆる電荷再分配型Ｄ／Ａ変換器
とを組合わせたもので、抵抗ストリング型Ｄ／Ａ
変換器が上位ビツトを、また電荷再分配型Ｄ／Ａ
変換器が下位ビツトを受け持ちコンパレータOP
１１とゲート回路Ｇ１１とで入力を逐次比較しつ
つ最後に所望のＡ／Ｄ変換値を得る。
である。基準電位VREFを抵抗R0〜Boで分割した
比較電圧を利用するいわゆる抵抗ストリング型
Ｄ／Ａ変換器と単位容量C10とそれの２のべき乗
の関係にある容量をもつ容量群（従来例ではC10
×20＝C11、C10×21＝C12）で構成された比較電
圧を利用するいわゆる電荷再分配型Ｄ／Ａ変換器
とを組合わせたもので、抵抗ストリング型Ｄ／Ａ
変換器が上位ビツトを、また電荷再分配型Ｄ／Ａ
変換器が下位ビツトを受け持ちコンパレータOP
１１とゲート回路Ｇ１１とで入力を逐次比較しつ
つ最後に所望のＡ／Ｄ変換値を得る。
各タイミングを追つてさらに詳しく説明する。
まず、スイツチS10が閉じコンパレータOP１１の
コンパレートレベルに入力をバイアスする。この
時スイツチS11，S12，S14はアナログ入力Vioと接
続するよう切替えられている。これがサンプルア
ンドホールドのタイミングでアナログ入力Vioは
容量（キヤパシタ）C10，C11，C12の間に保持さ
れている。
まず、スイツチS10が閉じコンパレータOP１１の
コンパレートレベルに入力をバイアスする。この
時スイツチS11，S12，S14はアナログ入力Vioと接
続するよう切替えられている。これがサンプルア
ンドホールドのタイミングでアナログ入力Vioは
容量（キヤパシタ）C10，C11，C12の間に保持さ
れている。
次にスイツチS10が開きスイツチS11，S12はそ
のままでスイツチS14が抵抗ストリング型Ｄ／Ａ
変換器側を選ぶ。この時、最初スイツチ群SW10
はVREF×1/2を選び容量C10，C11，C12の間に保持
されているアナログ値VioとコンパレータOP１１
によつて比較され大きければ次にスイツチ群は
VREF×3/4を、また小さければVREF×1/4というよ
うにいわゆるバイナリーサーチを行なう。これら
はコンパレータOP１１の出力がゲート回路Ｇ１
１を通り次の比較を行なう直前にスイツチ群
SW10を切り換えることにより実行される。
のままでスイツチS14が抵抗ストリング型Ｄ／Ａ
変換器側を選ぶ。この時、最初スイツチ群SW10
はVREF×1/2を選び容量C10，C11，C12の間に保持
されているアナログ値VioとコンパレータOP１１
によつて比較され大きければ次にスイツチ群は
VREF×3/4を、また小さければVREF×1/4というよ
うにいわゆるバイナリーサーチを行なう。これら
はコンパレータOP１１の出力がゲート回路Ｇ１
１を通り次の比較を行なう直前にスイツチ群
SW10を切り換えることにより実行される。
このようにして上位ビツトが決まると次に電荷
再分配型Ｄ／Ａ変換器側でさらに細かくサーチを
行なう。つまりもしコンパレーOP１１の出力が
ハイ（High）であるとすると、スイツチS14がス
イツチS13に対して低い電位になるように切替わ
りそれと同時にスイツチS12はスイツチS13側にな
る。この結果抵抗ストリング型Ｄ／Ａ変換器側で
得られる最少のレベルのさらに1/2したレベルが
プラスされる。さらにコンパレータOP１１の出
力がハイであればLSB（least Significant Bit）
を決めるスイツチS11がスイツチS13側になりその
時のコンパレータOP１１の出力がLSBを決める。
もちろんこれらスイツチS11〜S14はゲート回路Ｇ
１１によりコントロールされている。
再分配型Ｄ／Ａ変換器側でさらに細かくサーチを
行なう。つまりもしコンパレーOP１１の出力が
ハイ（High）であるとすると、スイツチS14がス
イツチS13に対して低い電位になるように切替わ
りそれと同時にスイツチS12はスイツチS13側にな
る。この結果抵抗ストリング型Ｄ／Ａ変換器側で
得られる最少のレベルのさらに1/2したレベルが
プラスされる。さらにコンパレータOP１１の出
力がハイであればLSB（least Significant Bit）
を決めるスイツチS11がスイツチS13側になりその
時のコンパレータOP１１の出力がLSBを決める。
もちろんこれらスイツチS11〜S14はゲート回路Ｇ
１１によりコントロールされている。
上述した従来のＡ／Ｄ変換回路はスイツチ群を
２分割し交互に一方は抵抗ストリング型Ｄ／Ａ変
換器、もう一方は電荷再分配型のＤ／Ａ変換器側
に接続するようにしなければならない。この為、
抵抗ストリング型Ｄ／Ａ変換器部の配置が複雑に
なるとともにアナログ値を保持する各容量に数多
くのスイツチが必要となり、これらスイツチのオ
ン抵抗及び寄生容量がＡ／Ｄ変換回路の動作スピ
ードを制限するという欠点がある。
２分割し交互に一方は抵抗ストリング型Ｄ／Ａ変
換器、もう一方は電荷再分配型のＤ／Ａ変換器側
に接続するようにしなければならない。この為、
抵抗ストリング型Ｄ／Ａ変換器部の配置が複雑に
なるとともにアナログ値を保持する各容量に数多
くのスイツチが必要となり、これらスイツチのオ
ン抵抗及び寄生容量がＡ／Ｄ変換回路の動作スピ
ードを制限するという欠点がある。
本発明のＡ／Ｄ変換回路は、コンパレータの第
１の入力端子にアナログ入力と抵抗ストリング形
式のＤ／Ａ変換器とを接続してＡ／Ｄ変換におけ
る上位ビツトを決定し、前記コンパレータの第２
の入力端子に複数のキヤパシタの並列による電荷
再分配形式のＤ／Ａ変換器を接続してＡ／Ｄ変換
における下位ビツトを決定する逐次比較型のＡ／
Ｄ変換回路において、 前記コンパレータの第１の入力端子に、前記ア
ナログ入力と接続した第１のスイツチを入力キヤ
パシタを通して接続するとともに、第１の基準電
位を複数の抵抗によりあらかじめ設定するきざみ
幅で分割した回路の各節点電位をスイツチ群およ
び前記入力キヤパシタを通して接続し、 前記第２の入力端子には、最小単位の容量を有
し第３のスイツチを並列接続され第２の基準電位
との間に接続した第１のキヤパシタと、それぞれ
が前記第１のキヤパシタの容量の２のべき乗倍の
容量を有しかつそれぞれが前記第２の基準電位か
ら前記第２の基準電位との差が前記第１の基準電
位の前記抵抗によるきざみ幅で設定される最小値
に等しく極性のみ異なる第３の基準電位および第
４の基準電位のいずれかと切替接続される複数の
第２のキヤパシタとを並列接続し、 前記複数の抵抗による各節点電位をリフアレン
ス電圧として前記第１のキヤパシタおよび前記複
数の第２のキヤパシタによつて生成される電位を
比較しつつ前記抵抗ストリング形式のＤ／Ａ変換
器と前記電荷再分配形式のＤ／Ａ変換器との並列
動作にもとづいてＡ／Ｄ変換を行なう構成であ
る。
１の入力端子にアナログ入力と抵抗ストリング形
式のＤ／Ａ変換器とを接続してＡ／Ｄ変換におけ
る上位ビツトを決定し、前記コンパレータの第２
の入力端子に複数のキヤパシタの並列による電荷
再分配形式のＤ／Ａ変換器を接続してＡ／Ｄ変換
における下位ビツトを決定する逐次比較型のＡ／
Ｄ変換回路において、 前記コンパレータの第１の入力端子に、前記ア
ナログ入力と接続した第１のスイツチを入力キヤ
パシタを通して接続するとともに、第１の基準電
位を複数の抵抗によりあらかじめ設定するきざみ
幅で分割した回路の各節点電位をスイツチ群およ
び前記入力キヤパシタを通して接続し、 前記第２の入力端子には、最小単位の容量を有
し第３のスイツチを並列接続され第２の基準電位
との間に接続した第１のキヤパシタと、それぞれ
が前記第１のキヤパシタの容量の２のべき乗倍の
容量を有しかつそれぞれが前記第２の基準電位か
ら前記第２の基準電位との差が前記第１の基準電
位の前記抵抗によるきざみ幅で設定される最小値
に等しく極性のみ異なる第３の基準電位および第
４の基準電位のいずれかと切替接続される複数の
第２のキヤパシタとを並列接続し、 前記複数の抵抗による各節点電位をリフアレン
ス電圧として前記第１のキヤパシタおよび前記複
数の第２のキヤパシタによつて生成される電位を
比較しつつ前記抵抗ストリング形式のＤ／Ａ変換
器と前記電荷再分配形式のＤ／Ａ変換器との並列
動作にもとづいてＡ／Ｄ変換を行なう構成であ
る。
次に、本発明について図面を参照して詳細に説
明する。
明する。
第１図は本発明の一実施例を示す回路図であ
る。第１の基準電位VREFを抵抗r0〜roで分割した
いわゆる抵抗ストリング型Ｄ／Ａ変換器と、単位
容量（キヤパシタ）C0とその２のべき乗の関係
にある容量群（実施例ではC0×2°＝C1、C0×22＝
C2）で構成したいわゆる電荷再分配型Ｄ／Ａ変
換器とを組合わせたもので、抵抗ストリング型
Ｄ／Ａ変換器が上位ビツトを、また電荷再分配型
Ｄ／Ａ変換器が下位ビツトを受け持ちコンパレー
タOP１とゲート回路Ｇ１とで逐次比較しつつ最
後に所望のＡ／Ｄ変換値を得る。
る。第１の基準電位VREFを抵抗r0〜roで分割した
いわゆる抵抗ストリング型Ｄ／Ａ変換器と、単位
容量（キヤパシタ）C0とその２のべき乗の関係
にある容量群（実施例ではC0×2°＝C1、C0×22＝
C2）で構成したいわゆる電荷再分配型Ｄ／Ａ変
換器とを組合わせたもので、抵抗ストリング型
Ｄ／Ａ変換器が上位ビツトを、また電荷再分配型
Ｄ／Ａ変換器が下位ビツトを受け持ちコンパレー
タOP１とゲート回路Ｇ１とで逐次比較しつつ最
後に所望のＡ／Ｄ変換値を得る。
ここまでの基本構成は従来例とほとんど変わり
がない。次に各タイミングを追つてさらに詳しく
説明する。まず、スイツチS3が閉じコンパレート
レベルに入力をバイアスする。
がない。次に各タイミングを追つてさらに詳しく
説明する。まず、スイツチS3が閉じコンパレート
レベルに入力をバイアスする。
この時第１のスイツイS4も閉じ容量Cinにアナ
ログ入力Vinが蓄えられる。この時さらに第２の
スイツチ群SW2を形成するスイツチS1，S2が第２
の基準電位のコモンと接続され、第２のスイツチ
S0も閉じコンパレータOP１のコモンレベルが決
定する。
ログ入力Vinが蓄えられる。この時さらに第２の
スイツチ群SW2を形成するスイツチS1，S2が第２
の基準電位のコモンと接続され、第２のスイツチ
S0も閉じコンパレータOP１のコモンレベルが決
定する。
次に第２のスイツチ群を構成するスイツチS1，
S2はそのままスイツチS0，S3，S4が開き第１のス
イツチ群としてのスイツチ群SW1がコンパレータ
OP１の出力がゲート回路Ｇ１を通りバイナリー
サーチを行なうように切替わる。
S2はそのままスイツチS0，S3，S4が開き第１のス
イツチ群としてのスイツチ群SW1がコンパレータ
OP１の出力がゲート回路Ｇ１を通りバイナリー
サーチを行なうように切替わる。
このようにして上位ビツトが決まると次にコン
パレータOP１のコモン側に接続した電荷再分配
型Ｄ／Ａ変換器でコモンレベルを変化させる事に
よりさらに細かくサーチを行なう。つまり、もし
コンパレータOP１の出力がハイであるとすると
スイツチS2はコモンよりも高い電圧の第３の基準
電位、コモン＋を選ぶ。ここでコモン＋は抵抗ス
トリング型Ｄ／Ａ変換器で選択される最小ステツ
プの電圧だけコモンより高い電圧、また第４の基
準電位としてのコモン−はその逆である。なお、
これらの電圧は抵抗ストリング型Ｄ／Ａ変換器か
ら直接取り出す。このようにするとコンパレータ
OP１のコモンは抵抗ストリング型Ｄ／Ａ変換器
で得られる最少レベルのさらに1/2高いレベルに
なり入力Vinと比較される。その後もコンパレー
タOP１の出力がハイであるとするとスイツチS1
コモン＋側になりその結果Ａ／Ｄ変換が完了す
る。
パレータOP１のコモン側に接続した電荷再分配
型Ｄ／Ａ変換器でコモンレベルを変化させる事に
よりさらに細かくサーチを行なう。つまり、もし
コンパレータOP１の出力がハイであるとすると
スイツチS2はコモンよりも高い電圧の第３の基準
電位、コモン＋を選ぶ。ここでコモン＋は抵抗ス
トリング型Ｄ／Ａ変換器で選択される最小ステツ
プの電圧だけコモンより高い電圧、また第４の基
準電位としてのコモン−はその逆である。なお、
これらの電圧は抵抗ストリング型Ｄ／Ａ変換器か
ら直接取り出す。このようにするとコンパレータ
OP１のコモンは抵抗ストリング型Ｄ／Ａ変換器
で得られる最少レベルのさらに1/2高いレベルに
なり入力Vinと比較される。その後もコンパレー
タOP１の出力がハイであるとするとスイツチS1
コモン＋側になりその結果Ａ／Ｄ変換が完了す
る。
この説明では、電荷再分配型Ｄ／Ａ変換器で第
２〜第４の３つの電位コモン、コモン＋、コモン
−が必要であるが容量C0等が接続しているコモ
ンがスイツチを利用する極性切替で２つの値を取
るようにすれば２つの基準電位で済む。第３図は
電荷再分配型Ｄ／Ａの改良内容を説明するための
回路図である。スイツチS23を追加する事により
コモン＋、コモン−に接続するのと同じ極性の切
替えをする。コモン＋とコモン−の差はコモン＋
とコモン、コモンとコモン−の差に同じである。
２〜第４の３つの電位コモン、コモン＋、コモン
−が必要であるが容量C0等が接続しているコモ
ンがスイツチを利用する極性切替で２つの値を取
るようにすれば２つの基準電位で済む。第３図は
電荷再分配型Ｄ／Ａの改良内容を説明するための
回路図である。スイツチS23を追加する事により
コモン＋、コモン−に接続するのと同じ極性の切
替えをする。コモン＋とコモン−の差はコモン＋
とコモン、コモンとコモン−の差に同じである。
このようにして、抵抗で分割したレベルをリフ
アレンスとしてキヤパシタで生成したレベルを比
較することにより、抵抗ストリング形式のＤ／Ａ
変換器と複数の容量による電荷再分配形式のＤ／
Ａ変換器の連係動作を従来の直列動作から並列動
作に為し得て、従来は抵抗で分割レベルを生成す
るのに２種類のスイツチ群が必要であつたことを
１種類とし、チツプ全体に対する占有面積を大幅
に圧縮するとともに、電荷再分配形式のＤ／Ａ変
換器の抵抗ストリング形式のＤ／Ａ変換器による
駆動も不要として著しく動作を高速化することが
できる。
アレンスとしてキヤパシタで生成したレベルを比
較することにより、抵抗ストリング形式のＤ／Ａ
変換器と複数の容量による電荷再分配形式のＤ／
Ａ変換器の連係動作を従来の直列動作から並列動
作に為し得て、従来は抵抗で分割レベルを生成す
るのに２種類のスイツチ群が必要であつたことを
１種類とし、チツプ全体に対する占有面積を大幅
に圧縮するとともに、電荷再分配形式のＤ／Ａ変
換器の抵抗ストリング形式のＤ／Ａ変換器による
駆動も不要として著しく動作を高速化することが
できる。
以上説明したように本発明は、Ａ／Ｄ変換回路
におけるコンパレータの第１の入力端子に抵抗ス
トリング形式のＤ／Ａ変換器を接続してＡ／Ｄ変
換における上位ビツトを分担させ、またコンパレ
ータの第２の入力端子には複数の容量の並列によ
る電荷再分配形式のＤ／Ａ変換器を接続してＡ／
Ｄ変換における下位ビツトを分担させ、かつこれ
ら２つのＤ／Ａ変換器の連係動作を並列動作可能
とすることにより、抵抗ストリング方式のＤ／Ａ
変換器の出力デコーダを一系統にでき高集積にで
きるという効果がある。また出力デコーダが減つ
た分、スイツチのオン抵抗、寄生容量も減少して
高速になる利点も有するという効果がある。
におけるコンパレータの第１の入力端子に抵抗ス
トリング形式のＤ／Ａ変換器を接続してＡ／Ｄ変
換における上位ビツトを分担させ、またコンパレ
ータの第２の入力端子には複数の容量の並列によ
る電荷再分配形式のＤ／Ａ変換器を接続してＡ／
Ｄ変換における下位ビツトを分担させ、かつこれ
ら２つのＤ／Ａ変換器の連係動作を並列動作可能
とすることにより、抵抗ストリング方式のＤ／Ａ
変換器の出力デコーダを一系統にでき高集積にで
きるという効果がある。また出力デコーダが減つ
た分、スイツチのオン抵抗、寄生容量も減少して
高速になる利点も有するという効果がある。
第１図は本発明の一実施例の回路図、第２図は
Ａ／Ｄ変換回路の従来例を示す回路図、第３図は
電荷再分配型Ｄ／Ａ変換器の改良内容を説明する
ための回路図である。 S0〜S4，S10〜S14，S20〜S23……スイツチ、
SW1，SW2，SW10……スイツチ群、Cin，C0〜
C2，C10〜C12，C20〜C22……キヤパシタ、r0〜ro，
R0〜Ro……抵抗、OP１，OP１１……コンパレ
ータ、Ｇ１，Ｇ１１……ゲート回路。
Ａ／Ｄ変換回路の従来例を示す回路図、第３図は
電荷再分配型Ｄ／Ａ変換器の改良内容を説明する
ための回路図である。 S0〜S4，S10〜S14，S20〜S23……スイツチ、
SW1，SW2，SW10……スイツチ群、Cin，C0〜
C2，C10〜C12，C20〜C22……キヤパシタ、r0〜ro，
R0〜Ro……抵抗、OP１，OP１１……コンパレ
ータ、Ｇ１，Ｇ１１……ゲート回路。
Claims (1)
- 【特許請求の範囲】 １ コンパレータの第１の入力端子にアナログ入
力と抵抗ストリング形式のＤ／Ａ変換器とを接続
してＡ／Ｄ変換における上位ビツトを決定し、前
記コンパレータの第２の入力端子に複数のキヤパ
シタの並列による電荷再分配形式のＤ／Ａ変換器
を接続してＡ／Ｄ変換における下位ビツトを決定
する逐次比較型のＡ／Ｄ変換回路において、 前記コンパレータの第１の入力端子に、前記ア
ナログ入力と接続した第１のスイツチを入力キヤ
パシタを通して接続するとともに、第１の基準電
位を複数の抵抗によりあらかじめ設定するきざみ
幅で分割した回路の各節点電位をスイツチ群およ
び前記入力キヤパシタを通して接続し、 前記第２の入力端子には、最小単位の容量を有
し第２のスイツチを並列接続され第２の基準電位
との間に接続した第１のキヤパシタと、それぞれ
が前記第１のキヤパシタの容量の２のべき乗倍の
容量を有しかつそれぞれが前記第２の基準電位か
前記第２の基準電位との差が前記第１の基準電位
の前記抵抗によるきざみ幅で設定される最小値に
等しく極性のみ異なる第３の基準電位および第４
の基準電位のいずれかと切替接続される複数の第
２のキヤパシタとを並列接続し、 前記複数の抵抗による各節点電位をリフアレン
ス電圧として前記第１のキヤパシタおよび前記複
数の第２のキヤパシタによつて生成される電位を
比較しつつ前記抵抗ストリング形式のＤ／Ａ変換
器と前記電荷再分配形式のＤ／Ａ変換器との並列
動作にもとづいてＡ／Ｄ変換を行なうことを特徴
とするＡ／Ｄ変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14852286A JPS634719A (ja) | 1986-06-24 | 1986-06-24 | Ａ／ｄ変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14852286A JPS634719A (ja) | 1986-06-24 | 1986-06-24 | Ａ／ｄ変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS634719A JPS634719A (ja) | 1988-01-09 |
| JPH0577219B2 true JPH0577219B2 (ja) | 1993-10-26 |
Family
ID=15454658
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14852286A Granted JPS634719A (ja) | 1986-06-24 | 1986-06-24 | Ａ／ｄ変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS634719A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02227294A (ja) * | 1989-02-28 | 1990-09-10 | Ricoh Co Ltd | 昇華型熱転写記録方法及びそれに使用する昇華型熱転写記録媒体 |
| JP2792891B2 (ja) * | 1989-03-20 | 1998-09-03 | 富士通株式会社 | Ａ／ｄ変換器 |
| JPH06152420A (ja) * | 1992-11-09 | 1994-05-31 | Nec Corp | アナログ／ディジタル変換器 |
| JP2003258639A (ja) * | 2002-02-27 | 2003-09-12 | Nec Microsystems Ltd | アナログ−ディジタル変換器 |
| JP4751122B2 (ja) * | 2005-07-28 | 2011-08-17 | 株式会社東芝 | Ａ／ｄ変換器 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5799820A (en) * | 1980-12-15 | 1982-06-21 | Arupain Kk | Digital-to-analogue converter |
| JPS6150422A (ja) * | 1984-08-20 | 1986-03-12 | Toshiba Corp | 逐次比較型ａ／ｄコンバ−タ |
| JPS6169217A (ja) * | 1984-09-11 | 1986-04-09 | Oki Electric Ind Co Ltd | アナログ・デイジタル変換器 |
-
1986
- 1986-06-24 JP JP14852286A patent/JPS634719A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS634719A (ja) | 1988-01-09 |
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