JPS62281371A - 薄膜トランジスタとその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ３、発明の詳細な説明 （産業上の利用分野） 本発明は、絶縁１」板上の半導体薄膜いわゆるＳｏ　１
　（ＳｉｌｉｃｏｎまたはＳｅｍ１ｃｏｎｄｕｃｔｏｒ
　ｏｎ　１ｎｓｕｌａ−ｔｏｒ　）を用いた接合型ゲー
ト構造を有する電界効果トランジスタ（ＦＥＴ）や静電
誘導トランジスタ（ＳＩＴ）等のに’Ｊ膜［・ランジス
タ（Ｔ　Ｆ　１−　）に関する。

（発明の概要） 本発明による５ｏｌ−３ＩＴは横型構造を有し、絶縁基
板上の島状のｎ”チャンネル領域と、その両端のｎ＋ソ
ース及びドレインｍｌと、チャンネル領域上に接するｐ
＋ゲート領域から成り、ｎ−チャンネル領域はビームア
ニールで形成された再結晶半導体膜を用いる。製造方法
は、（１）基板上へのｎ−半導体膜の堆積、ビームアニ
ールによるｎ−再結晶膜の形成　（２）ｎ＋半導体膜の
堆積（３）ｎ＋半導体摸によるソース及びドレイン領域
の選択形成と両頭域とｎ−再ｖ１晶膜（チャンネル濃酸
）を含めた島状領域の形成　（４）絶縁膜の堆積とデセ
ンネル領域上の絶縁膜の選択的開孔部形成　（５）ｐ＋
半導体膜の堆積と選択エッチによる前記絶縁膜間孔部を
介したｐ＋ゲート領域の形成（６）コンタクト開孔と第
１導電膜による各配線の形成より成る。

（従来の技術） 非晶質シリコン（ａ−ｓｉ）や多結晶ｓｉを用いたＴＦ
Ｔｆはガラス等に）ｊ板上に形成された主に絶縁ゲート
型（ＩＧ）ＦＥＴであり、主に液晶表示装置等に用いら
れているが、木質的に半シフ体薄膜のキャリア移動度が
小さいために高速動作に限界がある。キャリア移動度を
向上するために半導体３ｇ膜をレーザ等でアニールする
方法があるがゲート絶縁膜はやはり低温で堆積するため
固定電荷密度が大きくしきい値電圧（Ｖ、、、）の制御
が困難でかつ信頼性上も問題がある。

（発明が解決しようとする問題点） 本発明は叙上の問題点に鑑みなされたちのであり、低温
製造が可能でかつ電気的特性の制御性が良く、高速動作
がでざる丁ＦＴとその・冑遣方法を提供するものである
。

（問題点を解決するための手段） 本発明によるＴＦＴは、Ｓ○■構造で接合型ゲートをも
つ横型のＦＥＴまたは５ｌｌ−で、チャンネル領域には
ビームアニールされたー導電型高抵抗半導体ＡｒＪ膜を
用いる。絶縁基板上の一尋電型高抵抗半導体膜を島状領
域として設け、その両端に接する一導電型低抵抗￥導体
膜から成るソース及びドレイン領域を、また両領域間の
高抵抗手導体股上には逆導電型半導体膜から成るゲート
督１戚を設けた＠造を有する。製造にあたっては、（１
）絶縁基板上にビームアニールされＩζ−ノ９゛社ノｐ
高抵抗半導体薄膜を形成　（２）一導電型低抵抗半導体
薄膜の堆積　（３）前記低抵抗半導体膜によるソース及
びドレイン領域を形成すると共に、前記高抵抗半導体膜
（チャンネル領域）とソース及びドレイン領域を島状領
域とする工程　（４）絶縁膜の堆積とチャンネル領域上
の同腹への開孔部形成　（５）逆導電型半導体膜の堆積
と選択エッチによる１宵記開孔部へのゲート領域の形成
　（６）コンタクトＩｔｉｌ孔と第１導゛市膜による配
線形成よりなる工程で行なう。

（作用） 本発明によるＴＰＴは、接合型ゲートであるため絶縁膜
の膜質の影響を受けにくく、ＶｌＨ等の電気的特性は各
領域の寸法や不純物密度の他にｐｎ接合と半導体膜特に
チャンネル領域の結晶性で主にきまる。Ｐｎ接合やチャ
ンネル領域の形成にはビームアニールが用いられ、基本
的に中、結語化できるので信頼性も問題がない。また、
本質的に低温ブ「１ヒスであるためガラス等の低融点の
絶縁基板が用いることができると共に大面積基板化が容
易である。

（実施例） ａ、実施例１　　ＳＩＴ構造（第１図）第１図には本発
明によるＳＩＴの構造例を示す。

第１図（ａ）は平面図、第１図（ｂ）及び（ｃ）はそれ
ぞれ第１図（ａ）のＡ−Ａ’線及び８−Ｂ′線に沿った
断面図である。本例において、絶縁基板１上にｎ−チャ
ンネル領域１２をはさみその両側にｎ＋ソース領域１３
．ｎ＋ドレイン領域２３が設けられ、これらの領域１２
．１３．２３は、Ｑ状領域となっている。ｎ”チャンネ
ル領域１２の一部の上面及び側面を囲む様にρ１ゲート
領域１５が設けられ、ソース、ドレイン、ゲート領域１
３゜２３．１５には第１導電膜によるソース配線１７゜
ドレイン配線２７．ゲート配線３７が各々接している。

絶縁基板１には石英、ガラス等の絶縁物の弛に絶縁膜コ
ートされたｓｉや金属が用いられる。

ｎ”チャンネル領域１２は、レーザ等でビームアニール
された単結晶または多結晶ｓ　ｉ　ｒｉ、１膜が用いら
れ、ｎ＋ソース・ドレイン領域１３．２３やｐ＋ゲート
領域１５は単結晶である必要はなく多結晶Ｓ１薄膜で充
分である。ｐ＋ゲート領［１５のｎ−チャンネル領［１
２上の位置は本例ではソース領域１３ｖＦりに設けてあ
り、電圧増幅率が大きい特性をもつが、その位置はこれ
に限るものではない。

ＳＩＴとしては、ｐ４ゲートｆｆ１ｈｉｌの長さしは短
い程でましいが典型的には１〜５珈、ｎ−チャンネル領
域１２の長ざ（ｎ＋ソース及びドレイン領域１３．２３
の間隔）は１〜１０胸が選ばれるが、この１直は加工技
術と素子設計値によって勿論変わる。ｎ−チャンネル領
域１２のｊヴみｔま、ｐ＋ゲート領域１５との接合の拡
散電位によって拡がる空乏層１１２の幅が基準になり、
通常（ノーマリ・オフの場合）空乏層幅より薄く選ばれ
る。

例えば、「）″チャンネル領域１２の不純物密度が１０
　口　のときその厚みは１１ＪＩＲ以下、１０１６ｃｔ
ｘ−３のときには０．３Ｍ以下である。チャンネル直列
低究を少なくしたり少数キレリアの蓄積効果を減少した
りするためには、ｐ＋ゲート領ＩＪ１１５とｎ＋ソース
・ドレイン領１ｈｆｆｉ１３，２３の間のｎ−チャンネ
ル１１域１２の良さも、上記の空乏層幅以上が望ましい
。

以下、ｎチャンネルについて例を述べたがｐチｉシンネ
ルも同様である。

ｂ、実施例２　　ＳＩＴ構造（第２図）第２図には、Ｓ
ＩＴ構造の他の断面図を示す。

本例は基板１がガラス等の低融点絶縁物のとき有効な様
に基板１上にバッファ絶縁膜９を挿入し、ビームアニー
ル時の基板１の損傷を軽減している。

ｎ　ソース・ドレイン領域１３．２３はｎ−ヂャンネル
領域１２上のｎ′低抵抗半導体膜で形成し、さらにその
上に第２導電膜によるソース及びドレイン電極１８．２
８を設は低抵抗化を図っている。

また、表面安定化のために絶縁膜４を設け、その間孔部
を通してｐ＋ゲート領域１５を形成している。さらに本
例では、ｎ−チャンネル領域１２とバッファ絶縁膜９の
間の界面準位等欠陥によるリーク電流を低減するため、
この界面近傍にＰ型領域１２５をイオン注入等で形成し
いる。このＰ型領域１２５はｎ−チャンネル領域１２の
下界面側の少なく共一部にあれば充分である。

Ｃ１実施例３　製造工程例（第３図） 第３図（ａ）〜（ｅ）には本発明によるＳＩ「の製造工
程断面図を示す。第３図（ａ）は、絶縁基板１上にｎ−
５ｉｌｌ１２をビームアニールで形成し、さらにｎ＋５
ｉｌｆｉ３を堆積し選択エッチしてｎ１ソース領域１３
．ｎ＋ドレイン領［２３を設けた状態である。ｎ”ｓｉ
膜２は、例えばＰを含むａ−ｓｉまたはｐ−ｓｉを堆積
後、＾ｒレーデ、エキシマ−レーザ等の光や電子線等に
よってビームアニールされ、溶融再結晶により単結晶ま
たは多結晶化されたものである。ビームアニールは、８
１１部分のみで良い、、ｎ−５ｉ膜２の不純物密度は、
前記の堆積時のドーピングの他に、ビームアニール前ま
た後のイオン注入によってもできる。ｎ”ｓｉ膜３は同
様にｎ”ａ−ｓｉまたはｎ”ｐ−ｓｉから得られ、特に
ａ−ｓｉの場合には選択Ｊツナ後のビームアニールによ
る低抵抗化が望ましい。これによってｎ＋領域１１３，
１２３がｎ”ｓｉ膜２内ニ形成サレＵ　ｂ良い。第３図
（ｂ）は、ＳＩＴ部となるｎ−５ｉｌｌＱ２を選択エッ
チして島状領犀にした断面で、ｎ＋ソース・ドレイン類
［１３，２３の間のｎ−５ｉ膜２はｎ−チャンネル領域
１２となる。第３図（ｃ）は、絶縁ｇ１４を堆積後将来
のゲート領域部分に開孔部４０を設けた状態である。絶
縁膜４にはＰＣＶＤや光ＣＶＤの低温絶縁膜も用いられ
る。第３図（ｄ）は、ｐ”ｓｉ膜５の堆積少ｐ＋ゲート
須域１５を選択エッチで設けた状態を示す。ｐ”５ｉｌ
ｌｕ５にはｐ”ａ−ｓｉやｐ”ｐ−ｓｉが用いられ、い
ずれの場合も堆積後ビームアニールしてｐ＋領域１１５
をｎ−チャンネル領１ｉ！！’１２内に形成することが
望ましい。第３図（０）は、必要に応じフィールド絶Ｈ
膜６を堆積後必要部分にコンタクト開孔を行なって、第
１導電膜７を堆積選択エッチして、ソース・ドレイン・
ゲート各配置１１１７，２７．３７を形成したものであ
る。

この例においてｎ”５ｉＩ３３やｐ＋ｓｉ膜５のビーム
アニールはＳｉＰ！Ａを溶融再結晶する条件よりも低い
温度で行なうことが不純物１１分４５を抑える上で必要
で、ａ−ｓｉ膜のｐ−ｓｉ化またはｐ−ｓｉ膜の粒径増
加のみで良い。また実施例２（第２図）で示したＰ型領
域１２５の形成は第３図（ｃ）の工程の侵にＢをイオン
注入を絶縁膜４をマスクに行なえる。

ｄ　実施例４　製造工程例（第４図） 第４図（ａ）〜（ｄ）には本発明による他の製造工程の
断面図を承り。第４図（ａ）は、基板１上にバッファ絶
縁ＩＦＪ９．　ｎ−ｓｉ膜２を堆８ｉ後、ｎ−５ｉ膜の
ビームアニール、さらにｎ＋５ｉｌｌｊＪ３を堆積した
状態である。第４図（ｂ）の様にｎ＋ｓｉ膜３／ｎ−３
１膜２の２層膜を島状領域に選択エッチした俊、第４図
（ｃ）の様に第２尋゛電膜８の堆積選択エッチによりソ
ース電極１８、ドレイン電極２８を形成し、ざらに露出
したｎ’５ｉＦａ３を選択エッチして離間したｎ“ソー
ス及びドレイン類Ｍ１３，２３を形成する。第２０　”
４　ｍ　８にはＷ、　Ｔａ、　Ｈａ、　Ｃｒ。

Ｔ　ｉ　、　２ｓ−の高融点金属やｒＴＯ等の透明導電
膜が用いられる。ｎ＋ｓｉ膜３のビームアニールは、第
４図（ａ）、（ｂ）　（ｃｌの状態のいずれにも施し得
る。その後、絶縁膜４の堆積、ゲート領域部の開孔等実
施か１３と同様に製造される。第４図（ｄ）には完成し
たＢ’Ｓ　ｉｕ例を示す。この例では、マスク工程敗が
減少できる利点をもつ。

（発明の効果） 本発明を主にＳＩＴについて述べたが、同様にＦＥＴに
も適用される。また、チャンネル領域１２の導電型をゲ
ート領域１５と同導電型にすればバイポーラトランジス
タの製造に６応用でさ゛る。

本発明によるＴｌ”Ｔは高速、低消費電力、高信頼性の
特徴を有するため、例えば大面積’ｒ　Ｆ　Ｔ液晶パネ
ルの駆動回路や周辺論ｙ１！回路に適用できる他、ａ−
ｓｉ利用のデバイスとの混載化、多層ＩＣ等にも応用で
きその範囲は広い。

【図面の簡単な説明】

第１図（ａ）は本発明によるＳＩＴの平面図、第１図（
ｂ）及び（ｃ）はそれぞれ第１図（ａ）のへ−Ａ′線及
びＢ−Ｂ’線に沿った断面図、第２図（１本発明の他の
ＳＩＴ構造の断面図、第３図（ａ）〜（ｅ）はＳＩＴの
製造工程順の断面図、第４図（ａ）〜（ｄ）は他の実施
例による工程順断面図である。 １・ｉ！板、２　・ｎ　−５ｉｌｌＵ、３　・ｎ　”　
５ｉｊｊＪ、４・・・絶縁膜、５・・・ｐ”ｓｉ膜、７
・・・第１導電膜、８・・・第２導電膜、１２・・・ｎ
−チャンネル領域、１３・・・ｎ“ソース領域、２３・
・・ｎ＋ドレイン領域、１５・・・ｐ＋ゲート領域 ＳＩＴの１０邑−り幻区 第２図 本免明■暫上工成傾町面図 第３図

Claims (7)

【特許請求の範囲】
1. （１）絶縁基板上に設けられた一導電型島状高抵抗半導
   体薄膜と、該薄膜の両端に接し、互いに離間する一導電
   型低抵抗半導体薄膜から成るソース領域及びドレイン領
   域と、前記ソース及びドレイン領域の間の前記高抵抗半
   導体薄膜上の少なく共一部に接する逆導電型半導体薄膜
   からなるゲート領域とを有し、前記基板表面と平行方向
   に流れる前記ソース及びドレイン領域間の主電流をゲー
   ト領域に印加する電圧によって制御する薄膜トランジス
   タ。
2. （２）前記ゲート領域と前記高抵抗半導体薄膜の間に形
   成された接合の拡散電位で拡がる空乏層幅が前記高抵抗
   半導体薄膜の厚みより大であることを特徴とする特許請
   求の範囲第１項記載の薄膜トランジスタ。
3. （３）前記ゲート領域が前記高抵抗半導体薄膜の上面及
   び側面に接することを特徴とする特許請求の範囲第１項
   または第２項記載の薄膜トランジスタ。
4. （４）前記高抵抗半導体薄膜がエネルギービームアニー
   ルで形成された多結晶もしくは単結晶半導体薄膜である
   ことを特徴とする特許請求の範囲第１項から第３項いず
   れか記載の薄膜トランジスタ。
5. （５）（ａ）絶縁基板上に一導電型不純物を含む半導体
   薄膜を堆積し、エネルギービームで溶融、再結晶化して
   一導電型高抵抗半導体薄膜とする第１工程 （ｂ）一導電型低抵抗半導体薄膜を堆積する第２工程 （ｃ）前記低抵抗半導体薄膜によって前記高抵抗半導体
   薄膜をはさみ互いに離間するソース及びドレイン領域を
   選択的に形成すると共に、ソース及びドレイン領域さら
   に該両領域にはさまれた前記高抵抗半導体薄膜を島状領
   域とする第３工程 （ｄ）絶縁膜を堆積し、前記島状領域内の高抵抗半導体
   薄膜上の少なく共一部の前記絶縁膜に開孔部を設ける第
   ４工程 （ｅ）逆導電型低抵抗半導体薄膜を堆積し、前記絶縁膜
   の開孔部を被う前記逆導電型半導体薄膜からゲート領域
   を選択的に形成する第５工程 （ｆ）所定の部分の前記絶縁膜にコンタクト開孔部を設
   け、第１導電膜を堆積選択エッチを行なつて所定の配線
   を成す第６工程 とから成る薄膜トランジスタの製造方法。
6. （６）前記第２工程、第３工程もしくは第５工程の少な
   く共１つの工程でエネルギービームアニールをし、該ア
   ニールの条件は前記一導電型もしくは逆導電型低抵抗半
   導体薄膜を溶融するまで温度を上昇させないことを特徴
   とする特許請求の範囲第５項記載の薄膜トランジスタの
   製造方法。
7. （７）前記第３工程が前記一導電型低抵抗半導体薄膜と
   前記一導電型高抵抗半導体薄膜の２層薄膜を島状領域と
   して選択エッチする工程と、第２導電膜を堆積選択エッ
   チしソース及びドレイン電極を形成する工程と、ソース
   及びドレイン電極をマスクに露出した前記一導電型低抵
   抗半導体薄膜を選択除去し、ソース及びドレイン電極下
   の前記一導電型低抵抗半導体薄膜からソース及びドレイ
   ン領域を形成する工程より成ることを特徴とする特許請
   求の範囲第５項または第６項記載の薄膜トランジスタの
   製造方法。