JPS62291943A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS62291943A JPS62291943A JP13504086A JP13504086A JPS62291943A JP S62291943 A JPS62291943 A JP S62291943A JP 13504086 A JP13504086 A JP 13504086A JP 13504086 A JP13504086 A JP 13504086A JP S62291943 A JPS62291943 A JP S62291943A
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- insulating film
- layer wiring
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- forming
- wiring
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- Pending
Links
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- 239000010410 layer Substances 0.000 claims abstract description 47
- 239000011229 interlayer Substances 0.000 claims abstract description 20
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- 239000012528 membrane Substances 0.000 claims 1
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Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Local Oxidation Of Silicon (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
３、発明の詳細な説明
（産業上の利用分野）
本発明は、半導体装置の製造方法、特に多層配線形成方
法に関するものである。
法に関するものである。
（従来の技術）
従来の半導体装置の製造方法、特に多層配線形成方法を
第２図に示す断面図により説明する。同図において、１
１は半導体基板、１ｚは第１絶縁膜、１３は第１層目配
線、１４は第１ＰＳＧ膜、１５は第２層目配線、１５′
は第２層目配線残渣、１５″は第２層目配線断線部を示
す。
第２図に示す断面図により説明する。同図において、１
１は半導体基板、１ｚは第１絶縁膜、１３は第１層目配
線、１４は第１ＰＳＧ膜、１５は第２層目配線、１５′
は第２層目配線残渣、１５″は第２層目配線断線部を示
す。
まず、半導体基板１１上に熱酸化膜（Ｓｉｎ、 ）など
からなる第１絶縁膜１２を形成した後、その上にアルミ
ニウムまたはポリシリコンなどによる第１層目配線１３
を形成する。次に全面にＣＶＤ法により層間絶縁膜とな
る第１ＰＳＧ膜１４を形成して所望の位置にスルーホー
ルを開孔する。その後アルミニウムなどによる第２層目
配線１５を形成する。
からなる第１絶縁膜１２を形成した後、その上にアルミ
ニウムまたはポリシリコンなどによる第１層目配線１３
を形成する。次に全面にＣＶＤ法により層間絶縁膜とな
る第１ＰＳＧ膜１４を形成して所望の位置にスルーホー
ルを開孔する。その後アルミニウムなどによる第２層目
配線１５を形成する。
（発明が解決しようとする問題点）
上記のような従来の構成では１Ｍ間絶縁膜となる第１Ｐ
ＳＧ膜１４は第１層目配線１３の段差によりくびれが生
じ、前記くびれ部分において第１層目配線１３に対する
第１ＰＳＧ膜１４の膜厚が薄くなり、被覆性が不十分に
なる。従って第１ＰＳＧ膜１４の上に第２層目配線１５
を形成すると、前記くびれ部分における第１ＰＳＧ膜１
４に対する第２層目配線１５の被覆性も不十分となり、
特に第２層目配線１５にエツチングを施した場合には、
前記くびれ部分において第２層目配線１５のエツチング
残渣１５′または断線部１５″が生じる。この結果、半
導体装置製造時の歩留りが著しく低下し、また配線の信
頼性も著しく損われる。
ＳＧ膜１４は第１層目配線１３の段差によりくびれが生
じ、前記くびれ部分において第１層目配線１３に対する
第１ＰＳＧ膜１４の膜厚が薄くなり、被覆性が不十分に
なる。従って第１ＰＳＧ膜１４の上に第２層目配線１５
を形成すると、前記くびれ部分における第１ＰＳＧ膜１
４に対する第２層目配線１５の被覆性も不十分となり、
特に第２層目配線１５にエツチングを施した場合には、
前記くびれ部分において第２層目配線１５のエツチング
残渣１５′または断線部１５″が生じる。この結果、半
導体装置製造時の歩留りが著しく低下し、また配線の信
頼性も著しく損われる。
本発明は、上記のような欠陥の原因となる層間絶縁膜の
くびれ部分をなくし、被覆性の良好な多層配線を形成で
きる半導体装置の製造方法を提供するものである。
くびれ部分をなくし、被覆性の良好な多層配線を形成で
きる半導体装置の製造方法を提供するものである。
（問題点を解決するための手段）
本発明は、上記問題点を解決するために、第１の層間絶
縁膜（第１ＰＳＧ膜）のエツチングに際して、第１層目
配線の段差部をカバーするように少量の第１の層間絶縁
膜（第１ＰＳＧ膜）を丸味を帯びた状態に残すことによ
りくびれの発生を解消する構成を備えるものである。
縁膜（第１ＰＳＧ膜）のエツチングに際して、第１層目
配線の段差部をカバーするように少量の第１の層間絶縁
膜（第１ＰＳＧ膜）を丸味を帯びた状態に残すことによ
りくびれの発生を解消する構成を備えるものである。
（作 用）
本発明は、上記構成により第１Ｗ目配線の段差部にくび
れ部分がないので、その上に形成する第２の層間絶縁膜
（第２ＰＳＧ膜）の相当位置にもくびれ部分が発生せず
、従って更にその上に形成する第２層目配線の被覆性が
良好となり、信頼性のある多層配線を形成できる。
れ部分がないので、その上に形成する第２の層間絶縁膜
（第２ＰＳＧ膜）の相当位置にもくびれ部分が発生せず
、従って更にその上に形成する第２層目配線の被覆性が
良好となり、信頼性のある多層配線を形成できる。
（実施例）
本発明の半導体装置の製造方法の一実施例を第１図によ
り説明する。
り説明する。
第１図は本発明の一実施例における製造工程を示す断面
図で、第１図（ａ）ないし第１図（Ｃ）はその工程順を
示している。同図において、１は半導体基板、２は第１
絶縁膜、３は第１層目配線、４は第１ＰＳＧ［，５は第
２層目配線、６は５ｉＮ１％、７は第２ＰＳＧ膜を示す
。
図で、第１図（ａ）ないし第１図（Ｃ）はその工程順を
示している。同図において、１は半導体基板、２は第１
絶縁膜、３は第１層目配線、４は第１ＰＳＧ［，５は第
２層目配線、６は５ｉＮ１％、７は第２ＰＳＧ膜を示す
。
第１図（ａ）に示すように、まず半導体基板１の表面に
熱酸化膜（ＳｉＯ□）などからなる第１絶縁膜２を形成
した後、その上にアルミニウムまたはポリシリコンなど
による第１層目配線３を形成する。
熱酸化膜（ＳｉＯ□）などからなる第１絶縁膜２を形成
した後、その上にアルミニウムまたはポリシリコンなど
による第１層目配線３を形成する。
次に、 ＳｉＮ膜６を０．１μｍの厚さに全面被着した
後、更にその上に常圧ＣＶＤ法により第１ＰＳＧ膜４を
ほぼ第１層目配線３と同程度の厚さに全面被着する。次
に、第１図（ｂ）に示すように、第１ＰＳＧ膜４をその
全面にＲＩＥ法などの異方性エツチングを施し除去する
が、その際に第１層目配線３の段差部側壁に丸味をつけ
る程度の少量の第１ＰＳＧ膜４を残す、 ＳｉＮ膜６は
前記異方性エツチングに対してストッパーの役目を果た
し、前記エツチング後に、第１絶縁膜２及び第１層目配
線３の全面を被覆した状態のまま露出する。次に、Ｓｉ
Ｎ膜６を、前記丸味をつける程度に残した少量の第１
ＰＳＧ膜４で被覆された部分以外すべてエッチングによ
り除去する１次に、第１図（Ｃ）に示すように、常圧Ｃ
ＶＤ法により第２ＰＳＧ膜７を所望の層間膜厚になるよ
う全面に被着し、スルーホールを所望の位置に開孔する
。その後、アルミニウムまたはポリシリコンなどの第２
層目配線５を形成する。
後、更にその上に常圧ＣＶＤ法により第１ＰＳＧ膜４を
ほぼ第１層目配線３と同程度の厚さに全面被着する。次
に、第１図（ｂ）に示すように、第１ＰＳＧ膜４をその
全面にＲＩＥ法などの異方性エツチングを施し除去する
が、その際に第１層目配線３の段差部側壁に丸味をつけ
る程度の少量の第１ＰＳＧ膜４を残す、 ＳｉＮ膜６は
前記異方性エツチングに対してストッパーの役目を果た
し、前記エツチング後に、第１絶縁膜２及び第１層目配
線３の全面を被覆した状態のまま露出する。次に、Ｓｉ
Ｎ膜６を、前記丸味をつける程度に残した少量の第１
ＰＳＧ膜４で被覆された部分以外すべてエッチングによ
り除去する１次に、第１図（Ｃ）に示すように、常圧Ｃ
ＶＤ法により第２ＰＳＧ膜７を所望の層間膜厚になるよ
う全面に被着し、スルーホールを所望の位置に開孔する
。その後、アルミニウムまたはポリシリコンなどの第２
層目配線５を形成する。
なお、実施例ではＳｉＮ膜６のエツチングを第２ＰＳＧ
膜７被着前に行っているが、第１ＰＳＧ膜４の異方性エ
ツチング後、ＳｉＮ膜６をエツチングして除去せずに第
２ＰＳＧ膜７を被着して、第２Ｐ Ｓ Ｇ 膜７にスル
ーホールを開孔する時にスルーホールの部分だけＳｉＮ
膜６をエツチングしても差し支えない。
膜７被着前に行っているが、第１ＰＳＧ膜４の異方性エ
ツチング後、ＳｉＮ膜６をエツチングして除去せずに第
２ＰＳＧ膜７を被着して、第２Ｐ Ｓ Ｇ 膜７にスル
ーホールを開孔する時にスルーホールの部分だけＳｉＮ
膜６をエツチングしても差し支えない。
また、 ＳｉＮ膜６を第１ＰＳＧ膜４の異方性エツチン
グのストッパー役として用いているが、第１ＰＳＧ膜４
と第１絶縁膜２及び第１層目配線３のエツチング選択比
が充分あれば、ＳｉＮ膜６は使用しなくてもよい。
グのストッパー役として用いているが、第１ＰＳＧ膜４
と第１絶縁膜２及び第１層目配線３のエツチング選択比
が充分あれば、ＳｉＮ膜６は使用しなくてもよい。
（発明の効果）
本発明によれば、第１層目配線の段差部を少量の第１の
層間絶縁膜により丸味を帯びた形状にカバーすることが
できるので、士の上に形成する第２の層間絶縁膜及び第
２層目配線にくびれが発生せず、従って第２層目配線の
断線やエツチング残渣が生ぜず良好な多層配線が得られ
、半導体装置製造時の歩留りが向上するとともに信頼性
も著しく向上する。
層間絶縁膜により丸味を帯びた形状にカバーすることが
できるので、士の上に形成する第２の層間絶縁膜及び第
２層目配線にくびれが発生せず、従って第２層目配線の
断線やエツチング残渣が生ぜず良好な多層配線が得られ
、半導体装置製造時の歩留りが向上するとともに信頼性
も著しく向上する。
第１図は本発明の一実施例における製造工程を示す断面
図で、第１図（ａ）ないし第１図（ｃ）はその工程順を
示す図である。第２図は従来の半導体装置の製造工程を
示す断面図である。 １ ・・・半導体基板、 ２・・・第１絶縁膜。 ３・・・第１層目配線、 ４ ・・・第１ＰＳＧ膜、
５・・・第２層目配線、 ６・・・ＳｉＮ膜、７・・・
第２ＰＳＧ膜。 第１ｚ （ｂ） １ 角乞〜−イ４（１ト板 ２ 第１建ル曖 ３−第１１■は ４ ”’ ＊ ｌ ＰＳＧｉｌ ６ ＳルＮＷＬ （Ｃ） １・・・午畢体苓板 ２・・・第１胞ぺ挾 ３・・・才１そ鴇酊煤 ４・・：Ａ：ｌ ＰＳＧ請 ５・・・ヤ２そ■配線 ６°・Ｓ、５Ｎ腰 ７・・ 第２ ＰＳＧ腰
図で、第１図（ａ）ないし第１図（ｃ）はその工程順を
示す図である。第２図は従来の半導体装置の製造工程を
示す断面図である。 １ ・・・半導体基板、 ２・・・第１絶縁膜。 ３・・・第１層目配線、 ４ ・・・第１ＰＳＧ膜、
５・・・第２層目配線、 ６・・・ＳｉＮ膜、７・・・
第２ＰＳＧ膜。 第１ｚ （ｂ） １ 角乞〜−イ４（１ト板 ２ 第１建ル曖 ３−第１１■は ４ ”’ ＊ ｌ ＰＳＧｉｌ ６ ＳルＮＷＬ （Ｃ） １・・・午畢体苓板 ２・・・第１胞ぺ挾 ３・・・才１そ鴇酊煤 ４・・：Ａ：ｌ ＰＳＧ請 ５・・・ヤ２そ■配線 ６°・Ｓ、５Ｎ腰 ７・・ 第２ ＰＳＧ腰
Claims (3)
- （１）半導体基板表面に第１の絶縁膜を形成し、前記第
１の絶縁膜上に第１層目配線を形成する工程と、前記第
１の絶縁膜及び前記第１層目配線上に第２の絶縁膜を、
更に前記第２の絶縁膜上に第３の絶縁膜を形成する工程
と、前記第３の絶縁膜の全面を異方性エッチングにより
除去し、前記第１層目配線の段差部側壁に少量の前記第
３の絶縁膜を残存させる工程と、前記エッチングによっ
て露出した前記第２の絶縁膜を除去する工程と、残存す
る前記第３の絶縁膜と前記第１の絶縁膜及び前記第１層
目配線上に層間絶縁膜を形成し、前記層間絶縁膜の所望
の位置にスルーホールを開孔する工程と、前記層間絶縁
膜上に第２層目配線を形成する工程とからなることを特
徴とする半導体装置の製造方法。 - （２）半導体基板表面に第１の絶縁膜を形成し、前記第
１の絶縁膜上に第１層目配線を形成する工程と、前記第
１の絶縁膜及び前記第１層目配線上に第２の絶縁膜を、
更に前記第２の絶縁膜上に第３の絶縁膜を形成する工程
と、前記第３の絶縁膜の全面を異方性エッチングにより
除去し、前記第１層目配線の段差部側壁に少量の前記第
３の絶縁膜を残存させる工程と、残存する前記第３の絶
縁膜と前記第２の絶縁膜上に層間絶縁膜を形成し、前記
層間絶縁膜の所望の位置に前記第２の絶縁膜を通して、
スルーホールを開孔する工程と、前記層間絶縁膜上に第
２層目配線を形成する工程とからなることを特徴とする
半導体装置の製造方法。 - （３）半導体基板表面に第１の絶縁膜を形成し、前記第
１の絶縁膜上に第１層目配線を形成する工程と、前記第
１の絶縁膜及び前記第１層目配線上に第２の絶縁膜を形
成する工程と、前記第２の絶縁膜の全面を異方性エッチ
ングにより除去し、前記第１層目配線の段差部側壁に少
量の前記第２の絶縁膜を残存させる工程と、残存する前
記第２の絶縁膜と前記第１の絶縁膜及び前記第１層目配
線上に層間絶縁膜を形成し、前記層間絶縁膜の所望の位
置にスルーホールを開孔する工程と、前記層間絶縁膜上
に第２層目配線を形成する工程とからなることを特徴と
する半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13504086A JPS62291943A (ja) | 1986-06-12 | 1986-06-12 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13504086A JPS62291943A (ja) | 1986-06-12 | 1986-06-12 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62291943A true JPS62291943A (ja) | 1987-12-18 |
Family
ID=15142535
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13504086A Pending JPS62291943A (ja) | 1986-06-12 | 1986-06-12 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62291943A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5114872A (en) * | 1991-03-04 | 1992-05-19 | Eastman Kodak Company | Forming planar ITO gate electrode array structures |
| US5236870A (en) * | 1987-03-12 | 1993-08-17 | Fuji Xerox Co., Ltd. | Method of making a semiconductor integrated circuit utilizing insulators which react distinctly from each other |
| US5602055A (en) * | 1992-09-11 | 1997-02-11 | Inmos Limited | Method of manufacturing a semiconductor device incorporating a selectively deposited contact |
-
1986
- 1986-06-12 JP JP13504086A patent/JPS62291943A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5236870A (en) * | 1987-03-12 | 1993-08-17 | Fuji Xerox Co., Ltd. | Method of making a semiconductor integrated circuit utilizing insulators which react distinctly from each other |
| US5114872A (en) * | 1991-03-04 | 1992-05-19 | Eastman Kodak Company | Forming planar ITO gate electrode array structures |
| US5602055A (en) * | 1992-09-11 | 1997-02-11 | Inmos Limited | Method of manufacturing a semiconductor device incorporating a selectively deposited contact |
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