JPS62292037A - 同期符号検出回路 - Google Patents
同期符号検出回路Info
- Publication number
- JPS62292037A JPS62292037A JP61136749A JP13674986A JPS62292037A JP S62292037 A JPS62292037 A JP S62292037A JP 61136749 A JP61136749 A JP 61136749A JP 13674986 A JP13674986 A JP 13674986A JP S62292037 A JPS62292037 A JP S62292037A
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- JP
- Japan
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- comparator
- signal
- output
- bit
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- Pending
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- Time-Division Multiplex Systems (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
３、発明の詳細な説明
〔産業上の利用分野〕
この発明は、ＴＤＭＡ衛星通信方式などのバースト通信
方式におけるバーストの受信タイミングを確定するのに
必要な同期符号を検出するための同期符号検出回路に関
するものである。
方式におけるバーストの受信タイミングを確定するのに
必要な同期符号を検出するための同期符号検出回路に関
するものである。
従来、バースト通信方式においてはバースト受信タイミ
ングを確定するために同期符号の検出が行なわれるが、
しばしばこの検出は一種類の入力信号系列のみならず、
同時に２系列の信号を受信し、その系列中に含まれてい
る同期符号を検出することが要求される場合がある。第
３図はこのような要求に応える回路の一般的な構成とし
て第３図に特開昭５８−１７７０５８号公報による従来
の詞期符号検出回路を示す。図において、７ａ。
ングを確定するために同期符号の検出が行なわれるが、
しばしばこの検出は一種類の入力信号系列のみならず、
同時に２系列の信号を受信し、その系列中に含まれてい
る同期符号を検出することが要求される場合がある。第
３図はこのような要求に応える回路の一般的な構成とし
て第３図に特開昭５８−１７７０５８号公報による従来
の詞期符号検出回路を示す。図において、７ａ。
７ｂは入力信号８ａあるいは８ｂをそれぞれ受けて、そ
の入力信号と検出の対象とする同期符号との間のハミン
グ距離が所定の値より小さいか否かを判定して、その結
果に従った信号を発生する検出回路、９ａ、９ｂｔ！検
出回路７ａ、７ｂの出力信号である。この検出回路７ａ
、７ｂが検出したハミング距離の値を並列加算器４によ
り加算し、並列加算器４がもたらすハミング距離の値４
ａについて、データ発生器５が与えるハミング距離に対
するしきい値との大小関係を比較器６で比較判定する。
の入力信号と検出の対象とする同期符号との間のハミン
グ距離が所定の値より小さいか否かを判定して、その結
果に従った信号を発生する検出回路、９ａ、９ｂｔ！検
出回路７ａ、７ｂの出力信号である。この検出回路７ａ
、７ｂが検出したハミング距離の値を並列加算器４によ
り加算し、並列加算器４がもたらすハミング距離の値４
ａについて、データ発生器５が与えるハミング距離に対
するしきい値との大小関係を比較器６で比較判定する。
この比較器６の出力は同Ｍ検出信号６ａとして外部に取
り出される。
り出される。
第３図は上記第４図における検出回路７ａ。
７ｂの具体的な回路構成を示す。図において、８は入力
端子を通じて与えられる入力信号８ａを収容するシフト
レジスタで、その長さは検出の対象とする同期符号の符
号長と同等に定められている。
端子を通じて与えられる入力信号８ａを収容するシフト
レジスタで、その長さは検出の対象とする同期符号の符
号長と同等に定められている。
また、このシフトレジスタ８と検出対象となる同期符号
のレプリカを発生する符号発生器３との出力を比較器２
によりビット毎に比較し、両者が一敗している時に論理
値「１」を、不一致の時には論理値「０」をもたらす。
のレプリカを発生する符号発生器３との出力を比較器２
によりビット毎に比較し、両者が一敗している時に論理
値「１」を、不一致の時には論理値「０」をもたらす。
９は比較器２による比較結果が示す「１」の数を例えば
２連符号に変換する並列加算器、９ａは並列加算器９の
出力信号である。
２連符号に変換する並列加算器、９ａは並列加算器９の
出力信号である。
次に、第３図及び第４図に示した従来の構成の動作につ
いて説明する。まず、第４図の検出回路７ａにおいて、
入力信号８ａと同期符号間のハミング距離を検出する場
合について説明する。すなわち、入力信号８ａがシフト
レジスタ８で直並列変換され、その結果は比較器２に導
びかれる。比較器２は上記直並列変換の出力と、符号発
生器３の出力とのビット毎の比較を行ない、その結果、
一致が認められたビットに対応して論理値「１」を、不
一致ビットについては論理値「０」をそれぞれ出力する
。ここで、符号発生器３は常時同期符号のレプリカを発
生しておくようにしておくことによりシフトレジスタ８
に収容されている符号系列が丁度同期符号に対応してい
る時は比較器２は同期符号語長に等しい数の「１」を出
力する。また、シフトレジスタに収容されている符号系
列が同期符号に対してハミング距離Ｐを持つ時は、Ｐ個
の論理値「０」と符号語長からＰを引いた個数の「１」
が比較器２から出力される。続いて、並列加算器９はそ
の入力信号の中に存在する論理値ｒｌＪＯ数を、対応す
る数値で表現する。例えば２連符号に変換し、並列加算
器９の出力信号９ｂとして出力する。
いて説明する。まず、第４図の検出回路７ａにおいて、
入力信号８ａと同期符号間のハミング距離を検出する場
合について説明する。すなわち、入力信号８ａがシフト
レジスタ８で直並列変換され、その結果は比較器２に導
びかれる。比較器２は上記直並列変換の出力と、符号発
生器３の出力とのビット毎の比較を行ない、その結果、
一致が認められたビットに対応して論理値「１」を、不
一致ビットについては論理値「０」をそれぞれ出力する
。ここで、符号発生器３は常時同期符号のレプリカを発
生しておくようにしておくことによりシフトレジスタ８
に収容されている符号系列が丁度同期符号に対応してい
る時は比較器２は同期符号語長に等しい数の「１」を出
力する。また、シフトレジスタに収容されている符号系
列が同期符号に対してハミング距離Ｐを持つ時は、Ｐ個
の論理値「０」と符号語長からＰを引いた個数の「１」
が比較器２から出力される。続いて、並列加算器９はそ
の入力信号の中に存在する論理値ｒｌＪＯ数を、対応す
る数値で表現する。例えば２連符号に変換し、並列加算
器９の出力信号９ｂとして出力する。
４相ＰＳに変調された信号は２チヤンネルの符号系列と
なるため、同期符号の検出は、並列にしかも同時に行な
う必要がある。この場合には、第３図に示す回路構成を
用いることによって特定の同期符号の検出を行なう。検
出回路７ａ、７ｂでそれぞれ独立に得られた並列加算器
９の出力信号９ａ、９ｂは並列加算器４でその和が計算
される。
なるため、同期符号の検出は、並列にしかも同時に行な
う必要がある。この場合には、第３図に示す回路構成を
用いることによって特定の同期符号の検出を行なう。検
出回路７ａ、７ｂでそれぞれ独立に得られた並列加算器
９の出力信号９ａ、９ｂは並列加算器４でその和が計算
される。
並列加算器４の出力信号は、例えば２連符号に変換され
、比較器６でデータ発生器５が発生する符号と比較され
る。比較器６は、データ発生器５が発生する符号をＬ−
Ｍなる符号長に対応するように定めると、シフトレジス
タ８の中に検出の対象とする同期符号からのハミング距
離がＭより小さい符号が収容されている時に出力信号６
ａとして論理値「１」を出力する。ここで、Ｌは同期符
号の符号長である。
、比較器６でデータ発生器５が発生する符号と比較され
る。比較器６は、データ発生器５が発生する符号をＬ−
Ｍなる符号長に対応するように定めると、シフトレジス
タ８の中に検出の対象とする同期符号からのハミング距
離がＭより小さい符号が収容されている時に出力信号６
ａとして論理値「１」を出力する。ここで、Ｌは同期符
号の符号長である。
従来の同期符号検出回路は以上のように構成されている
ので、並行する符号系列から特定の同期符号を検出する
ため、検出回路を符号系列の数だけ設ける必要があって
、回路構成が複雑となり、また構成要素の数が多いなど
の問題点があった。
ので、並行する符号系列から特定の同期符号を検出する
ため、検出回路を符号系列の数だけ設ける必要があって
、回路構成が複雑となり、また構成要素の数が多いなど
の問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、複数の符号系列に含まれる特定の同期符号を
検出する場合でも少ない素子数と同一の回路構造を持つ
同期符号検出回路を得ることを目的とする。
たもので、複数の符号系列に含まれる特定の同期符号を
検出する場合でも少ない素子数と同一の回路構造を持つ
同期符号検出回路を得ることを目的とする。
この発明に係る同期符号検出回路は、入力する複数の入
力符号系列を多重化回路１によりビット毎に多重化し、
この出力を第１の比較器２で所定の同期符号検出信号と
比較するとともに、符号変換器４で符号変換し、この符
号変換された変換信号を第２の比較器６で所定の変換信
号と大小比較することにより上記複数の入力符号系列か
ら特定の同期符号を出力するようにしたものである。
力符号系列を多重化回路１によりビット毎に多重化し、
この出力を第１の比較器２で所定の同期符号検出信号と
比較するとともに、符号変換器４で符号変換し、この符
号変換された変換信号を第２の比較器６で所定の変換信
号と大小比較することにより上記複数の入力符号系列か
ら特定の同期符号を出力するようにしたものである。
この発明における同期符号検出回路は、多重化回路１が
複数の入力符号系列にわたり含まれる同期符号に対応し
て入力符号系列を多重化するので、検出回路などの構成
が簡素化される。
複数の入力符号系列にわたり含まれる同期符号に対応し
て入力符号系列を多重化するので、検出回路などの構成
が簡素化される。
以下、この発明の一実施例を図について説明する。第１
図において１はビット多重化する多重化回路、ｌａ、ｌ
ｂは検出の対象となる特定の同期符号を含んだ入力信号
系列であり、外部から与えられる。ＩＣは多重化回路１
の出力である。３は符号発生器で、検出の対象とする同
期符号のレプリカを発生し、その出力は比較器２に導び
かれる。
図において１はビット多重化する多重化回路、ｌａ、ｌ
ｂは検出の対象となる特定の同期符号を含んだ入力信号
系列であり、外部から与えられる。ＩＣは多重化回路１
の出力である。３は符号発生器で、検出の対象とする同
期符号のレプリカを発生し、その出力は比較器２に導び
かれる。
比較器（第１の比較器）２は多重化回路の出力１ｃと符
号発生器３の出力を入力し、ビット毎に比較する回路で
、−敗すると論理値「１」を、不一致の場合には論理値
「０」を比較器２の出力信号２ａとして並列加算器４に
導びく。並列加算器（符号変換器）４は、比較器２が出
力する「１」の数を例えば２遊杆号データに変換する回
路であり、変換信号４ａを比較器６に与える。５は並列
加算器４がもたらす２遊杆号データ４ａと比較すべきデ
ータを発生するデータ発生器、６は並列加算器出力の変
換信号４ａとデータ発生器５の出力信号との大小関係を
比較判定して、その結果をもたらす比較器（第２の比較
器）であり、その出力は同期符号検出信号６ａとして外
部に取り出される。
号発生器３の出力を入力し、ビット毎に比較する回路で
、−敗すると論理値「１」を、不一致の場合には論理値
「０」を比較器２の出力信号２ａとして並列加算器４に
導びく。並列加算器（符号変換器）４は、比較器２が出
力する「１」の数を例えば２遊杆号データに変換する回
路であり、変換信号４ａを比較器６に与える。５は並列
加算器４がもたらす２遊杆号データ４ａと比較すべきデ
ータを発生するデータ発生器、６は並列加算器出力の変
換信号４ａとデータ発生器５の出力信号との大小関係を
比較判定して、その結果をもたらす比較器（第２の比較
器）であり、その出力は同期符号検出信号６ａとして外
部に取り出される。
次に、上記構成からなる本発明にかかる同期符号検出回
路の一実施例についてその動作を説明する。第１図にお
いて、検出対象の同期符号を含む入力信号系列１ａ、ｌ
ｂは外部から与えられ、１ビツトずつ多重化回路に入力
される。多重化回路１は、第２図のｌａ、ｌｂ、ｌｃに
示したタイミングで入力信号の多重化を行なう。多重化
された信号は、同期符号の符号長に等しいビット数の並
列信号ＩＣとなり比較器２に導びかれ、固定パターンと
して符号発生器３から与えられる同期符号のレプリカと
のビット比較を行なう。符号発生器３に記録されている
同期符号は、入力信号系列ｌａ、ｌｂに含まれる同期符
号を多重化した符号である。このため、入力信号系列１
ａ、ｌｂが、同期符号に一致した場合、比較器２に入力
される信号１ｃと符号発生器３の出力信号は同一となる
。
路の一実施例についてその動作を説明する。第１図にお
いて、検出対象の同期符号を含む入力信号系列１ａ、ｌ
ｂは外部から与えられ、１ビツトずつ多重化回路に入力
される。多重化回路１は、第２図のｌａ、ｌｂ、ｌｃに
示したタイミングで入力信号の多重化を行なう。多重化
された信号は、同期符号の符号長に等しいビット数の並
列信号ＩＣとなり比較器２に導びかれ、固定パターンと
して符号発生器３から与えられる同期符号のレプリカと
のビット比較を行なう。符号発生器３に記録されている
同期符号は、入力信号系列ｌａ、ｌｂに含まれる同期符
号を多重化した符号である。このため、入力信号系列１
ａ、ｌｂが、同期符号に一致した場合、比較器２に入力
される信号１ｃと符号発生器３の出力信号は同一となる
。
一方、比較器２は同一のコードを比較した場合のみ、同
期符号の符号長しに相当する個数の論理値論理値「１」
を入力信号２ａとして得る。並列加算器４は、論理値「
１」の個数を例えば２遊杆号に変換する回路であるから
、比較器２で比較した結果、一致したビットの個数が例
えば２進数で示される。このため、データ発生器５が２
進数り−Ｍを発生するように定めておけば、多重化回路
１の入力信号１ａ、ｌｂに、検出の対象とする同期符号
からのハミング距離がＭより小さい符号が収容されてい
る場合に比較器６の出力６ａが論理値「１」となる。第
２図で６ａで示した信号はその具体的な一例である。
期符号の符号長しに相当する個数の論理値論理値「１」
を入力信号２ａとして得る。並列加算器４は、論理値「
１」の個数を例えば２遊杆号に変換する回路であるから
、比較器２で比較した結果、一致したビットの個数が例
えば２進数で示される。このため、データ発生器５が２
進数り−Ｍを発生するように定めておけば、多重化回路
１の入力信号１ａ、ｌｂに、検出の対象とする同期符号
からのハミング距離がＭより小さい符号が収容されてい
る場合に比較器６の出力６ａが論理値「１」となる。第
２図で６ａで示した信号はその具体的な一例である。
以上のように、この発明によれば複数の入力符号系列を
ビット毎に多重化し、多重化後の出力を所定の同期符号
検出信号と比較するとともに、符号変換し、この変換後
の信号を所定の変換信号と大小比較することにより特定
の同期符号を出力するよう構成したので、少数の構成要
素で同期符号の検出が行なえるという効果を奏する。
ビット毎に多重化し、多重化後の出力を所定の同期符号
検出信号と比較するとともに、符号変換し、この変換後
の信号を所定の変換信号と大小比較することにより特定
の同期符号を出力するよう構成したので、少数の構成要
素で同期符号の検出が行なえるという効果を奏する。
第１図は、この発明の一実施例による同期符号検出回路
の構成を示すブロック図、第２図は第１図の同期符号検
出回路における要部の信号の一例を示す説明図、第３図
は複数の入力信号系列にまたがって含まれる同期符号を
検出する同期符号検出回路の一般的構成を示すブロック
図、第４図は第３図の同期符号検出の詳細を示すブロッ
ク図である。 １・・・多重化回路、ｌａ、ｌｂ・・・入力信号、ＩＣ
・・・多重化回路出力信号、２・・・比較器（第１の比
較器）、２ａ・・・比較器出力信号、３・・・符号発生
器、４・・・並列加算器（符号変換器）、４ａ・・・並
列加算器出力信号、５・・・データ発生器、６・・・比
較器（第２の比較器）、６ａ・・・比較器出力信号。 なお、各図中同一符号は同−又は相当部分を示す。
の構成を示すブロック図、第２図は第１図の同期符号検
出回路における要部の信号の一例を示す説明図、第３図
は複数の入力信号系列にまたがって含まれる同期符号を
検出する同期符号検出回路の一般的構成を示すブロック
図、第４図は第３図の同期符号検出の詳細を示すブロッ
ク図である。 １・・・多重化回路、ｌａ、ｌｂ・・・入力信号、ＩＣ
・・・多重化回路出力信号、２・・・比較器（第１の比
較器）、２ａ・・・比較器出力信号、３・・・符号発生
器、４・・・並列加算器（符号変換器）、４ａ・・・並
列加算器出力信号、５・・・データ発生器、６・・・比
較器（第２の比較器）、６ａ・・・比較器出力信号。 なお、各図中同一符号は同−又は相当部分を示す。
Claims (1)
- 同期符号を含む複数の入力符号系列を入力し、該入力符
号系列をビット毎に多重化する多重化回路と、上記多重
化回路からの出力信号を、予め符号発生器に収容された
同期符号検出信号と比較する第１の比較器と、上記第１
の比較器の出力を符号変換し、変換信号を出力する符号
変換器と、上記符号変換器からの変換信号を、予めデー
タ発生器に入力された所定の変換信号と大小比較するこ
とにより前記複数の入力符号系列から特定の同期符号を
出力する第２の比較器とを備えたことを特徴とする同期
符号検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61136749A JPS62292037A (ja) | 1986-06-12 | 1986-06-12 | 同期符号検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61136749A JPS62292037A (ja) | 1986-06-12 | 1986-06-12 | 同期符号検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62292037A true JPS62292037A (ja) | 1987-12-18 |
Family
ID=15182606
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61136749A Pending JPS62292037A (ja) | 1986-06-12 | 1986-06-12 | 同期符号検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62292037A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06216953A (ja) * | 1993-01-14 | 1994-08-05 | Nec Corp | 位相曖昧度除去回路 |
-
1986
- 1986-06-12 JP JP61136749A patent/JPS62292037A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06216953A (ja) * | 1993-01-14 | 1994-08-05 | Nec Corp | 位相曖昧度除去回路 |
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