JPS62216539A - 時分割多重化信号のフレ−ム同期方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 パリティ検出を行う受信側装置において、パリティ符号
の整合検出回路出力により、フレーム同期を行ない、個
別の同期回路を不要とすることによって回路構成を簡単
にしたものである。

〔産業上の利用分野〕

本発明は時分割多重信号のフレーム同期方式の改良に関
する。

時分割釜ｍ信号は受信側における誤検出のためにパリテ
ィ符号を付け、また信号分離のためにフレーム同期をと
る必要がある。この目的でフレーム同期回路及びパリテ
ィチェック回路を備えるが、かかる同期回路をパリティ
チェック回路で代用することにより回路構成を簡単にで
きれば回路規模を縮小出来るので望ましい。

〔従来の技術〕

従来フレーム同期のために受信部には必ずフレーム同期
用の専用回路を備えている。

パリティ符号を用い、受信側にて符号誤りを検出する従
来例を第５図及び第６図によって説明する。

伝送信号のフレーム構成は第５図に示す様に、符号化さ
れたデータ信号にフレーム同期のために、フレーム同期
信号Ｆ１〜Ｆ４．１１〜Ｆ４が付加される。

またパリティチェックのために、パリティ符号Ｐ１．Ｐ
２．・・・が付加される。

送信側装置ではこの様なフレーム同期信号とパリティチ
ェックのために、フレーム信号発生回路とパリティ符号
付加回路を別々に設ける。

また受信側装置では先ずフレーム同期をとった後、パリ
ティ検出回路によってパリティチェックを行っている。

第６図は従来の受信装置の一例のブロック回路図である
。

受信信号は直並列変換回路ｌにより並列信号に変換され
、同期信号はＦ１〜Ｆ４．ＰＩ　−Ｆ４パターン検出回
路３．４によって検出され、同期判定回路８によってパ
ターン同期状態が判定される。

判定結果が正常でないときは同期保護回路８を介し直並
列変換口Ｖ＋’（ｌに制御信号が与えられ、ビットシフ
トを与えてフレーム同期がとられる。

他方パリティ符号は同期信号とは別に、パリティ符号検
出回路２とパリティチェック回路５により取り出された
結果を照合回路６にて照合される。

この照合はフレーム同期がとられた後に行われる。

〔発明が解決しようとする問題点〕 パリティチェツタ方式をとる従来装置は、上述の様に、
フレーム同期回路はパリティチェック回路と別個に設は
フレーム同期用のパターン信号の送受を必要とするので
回路規模が大きくなる欠点がある。

〔問題点を解決するための手段〕

上記の問題は、第１図の受信装置の原理図に示すように
、パリティ符号の付加されたデータ信号を並列信号に変
換する受信側の直並列変換回路１１に、受信パリティチ
ェック回路１５の検出信号を供給して信号ビットシフト
を与えてフレーム同期をとるように構成した本発明によ
る時分割多重信号のフレーム同期方式によって解決され
る。

〔作用〕

本発明では送信側からｎビットからなるデータ信号に１
ビ・ノドのパリティチェックビットを付加し、ｎ＋ｌビ
フト信号を送出する。

受信側では第１図の原理図の様に、直列多重化された受
信信号を直並列変換回路１１により、ｎ＋１ビットの並
列信号に変換し、分離回路１２によってｎビットのデー
タビットと１ピントのパリティチェックビットに分離す
る。

パリティチェック回路１５は誤検出信号を同期保護回路
１７に供給する。

パリティ符号の性質から、受信された直列信号の区切り
が正しく、ｎビットのデータ信号と付加の１ピントのパ
リティチェックビットとが正しい位相にて直並列変換回
路１１にて変換された場合には、パリティチェック回路
１５による検査結果は通常正常値となり、また直列信号
を正しい位相にて並列変換せず、その信号の区切れが正
しくない場合には異常値となることを利用して、異常値
が検出された時には同期保護回路１７を介し直並列変換
回路１１へ制御信号を与え、直並列変換を１ビツトずつ
づらせ、パリティチェック結果に正常値を得るまでビッ
トシフトを行なう。

このようにしてパリティチェック回路の出力値が正常に
なったとき位相が正常となり、フレーム同期が達成され
る。

かくして、変換回路１１における信号ビットのシフ］−
は停止する。

〔実施例〕

図示実施例に従い本発明の詳細な説明する。

第２図は本発明における受信装置の一実施例のブロック
回路図、第３図は本発明における送信装置の一実施例の
ブロック回路図、第４図は信号フレームの一実施例の構
成図である。

図において２１は直並列変換回路、２２．３１はフリッ
プフロップ回路、２３は分周回路、２４はゲート回路、
２５．３４はパリティ回路、２６は照合回路、２７は同
期保護回路、３２は多重化回路、３３は並直列変換回路
である。

第３図の送信装置においては、入力信号としてｎビット
例えば、８ビツトのデータ入力信号ＤＩｌ〜０１８．　
Ｄ２１〜Ｄ２８．・・・がフリップフロップ回路３１へ
入力される。

フリップフロップ回路３１は該ｎビットの信号を保持し
、ｎビットのデータ信号を多重化回路１２へ供給する。

該ｎビットのデータ信号はパリティ回路３４にも供給さ
れ、該パリティ回路３４にてデータ信号に対するチェ７
、クビソト、１ビツトが発生される。

このチェ７クビフトは多重化回路３２に供給され、デー
タビットと多重化されてｎ＋１ビット、即ち９ビツトの
信号となる。

この様にして構成された信号フレームは第４図に示され
る。

９ビフ！・の符号はデータ信号８ビツトとパリティ符号
１ビツト、即ちＤ１１〜０１８とＰｉ、０２１〜Ｄ２８
とＰ２，０３１〜Ｄ３８とＰ３・・・等から構成される
。

この様に構成された９ビット信号は並直列変換回路１３
にて直列信号に変換され送出される。

パリティ符号を付加されたデータ信号は、他のフレーム
同期用信号は付加することなく伝送され、第２図に示す
受信側装置によって受信される。

受信装置においては、受信直列信号は並直列変換回路２
１に入力される。

並直列変換回路２１は受信直列信号を並列信号に変換さ
せる。

変換された受信信号は分周回路２３によって９分の１に
分周されたクロック信号によって、フリップフロップ回
路２２に記憶される。データ信号に相当する８ビツトは
パリティ回路２５においてパリティチェックされる。

このパリティチェック結果は照合回路２６においてフリ
ップフロップ回路２２から取出したパリティビットと照
合される。

直並列変換回路２１において入力データ信号のフレーム
同期が正しい時は、照合回路２６の出力に誤り信号出力
は生じない。

異常が検出された場合、同期保護回路２７を介しゲ−１
−回路２４へ制御信号を与え、直並列変換回路１に与え
るクロック信号を制御して受信信号の直並列変換の位相
を変化させ、１ビツトずつ移動させフレーム同期を行う
。

同期保護回路２７は照合回路２６の異常検出が所定同数
連続発生した場合、初めてゲート２４を制御しフレーム
同期の安定化の役割を備えている。

〔発明の効果〕

本発明によれば、パリティチェック回路をフレー、′９
同期に共用させ、同期回路の構成は簡単容易とするもの
であり、その作用効果は極めて大きい。

【図面の簡単な説明】 第１図は本発明の時分割多重化信号のフレーム同期方式
における受信装置の原理図、 第２図は本発明における受信装置の一実施例のブロック
回路図、 第３図は本発明における送信装置の一実施例のブロック
回路図、 第４図は信号フレーム−実施例の構成図、第５図は従来
の信号フレーム構成図、 第６図は従来の受信装置のブロック回路図である。 図において、 １．１１は直並列変換回路、 ２はパリティ符号検出回路、 ２２．３．１はフリップフロップ回路、３はＦ１〜Ｆ４
パターン検出回路、 ４はＦｌ−Ｆ４パターン検出回路、 ５．１５．２５はパリティチェック回路、６．２６は照
合回路、 ７．１７．２７は同期保護回路、 ８は同期判定回路、 ２３は分周回路、 ２４はゲート回路、 ３２は多重化回路、 ３３は並直列変換回路、 ３４はパリティ付加回路である。 第１図 第　　３　　図 信号フレーム構成図の一実施例

Claims (1)

【特許請求の範囲】
1. 受信信号を並列信号に変換する受信側の直並列変換回路
   （１１）に、受信パリティチェック回路（１５）の符号
   照合出力信号を供給し、データ信号に付加されたパリテ
   ィ符号によりフレーム同期を行うようにしたことを特徴
   とする時分割多重化信号のフレーム同期方式。