JPS6229207A - マイクロ波モノリシツク集積回路 - Google Patents
マイクロ波モノリシツク集積回路Info
- Publication number
- JPS6229207A JPS6229207A JP60167917A JP16791785A JPS6229207A JP S6229207 A JPS6229207 A JP S6229207A JP 60167917 A JP60167917 A JP 60167917A JP 16791785 A JP16791785 A JP 16791785A JP S6229207 A JPS6229207 A JP S6229207A
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- JP
- Japan
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- terminal
- strip line
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- gate terminal
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- Inductance-Capacitance Distribution Constants And Capacitance-Resistance Oscillators (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はマイクロ波モノリシック集積回路に関するもの
である。
である。
従来の技術
マイクロ波モノリシック集積回路チップ（以後、ＭＭＩ
Ｃチップと略記）に誘電体共振器を結合させてマイクロ
波発振器を構成する場合、従来は第６図に示されるよう
な回路構成が用いられていた。
Ｃチップと略記）に誘電体共振器を結合させてマイクロ
波発振器を構成する場合、従来は第６図に示されるよう
な回路構成が用いられていた。
第６図において、１はＭＭＩＣチップ、２は共振回路で
ある。共振回路２は、６ｏΩ抵抗４で終端されたマイク
ロ波基板３上のストリップ線路６と電磁結合するように
配置された誘電体共振器６で構成されている。ＭＭＩＣ
チップ１はドレイン接地型回路構成になっている。ＦＥ
Ｔｙのソース端子８には終端が接地された１／４波長ス
トリップ線路９とソース・バイアス抵抗１０が直列に接
続されている。ＦＥＴ７のドレイン端子１１にはＲＦ短
絡キャパシタ１６で終端を高周波的に接地された短絡ス
タブ１２が接続されている。ＦＥＴ７のゲート端子１３
には特性インピーダンスが５０９のストリップ線路１４
が接続され、共振回路２とはストリップ線路１４の終端
である共振回路接続端子１６を介して接続される。１７
は直流阻止キャパシタ、１８は特性インピーダンスが６
０Ωの出力ストリップ線路である。ＭＭＩＣチップ１の
バイアス電源はドレイン・バイアス端子１９から正の電
圧が印加され、マイクロ波発振器出力はソース出力端子
２０から取シ出される。
ある。共振回路２は、６ｏΩ抵抗４で終端されたマイク
ロ波基板３上のストリップ線路６と電磁結合するように
配置された誘電体共振器６で構成されている。ＭＭＩＣ
チップ１はドレイン接地型回路構成になっている。ＦＥ
Ｔｙのソース端子８には終端が接地された１／４波長ス
トリップ線路９とソース・バイアス抵抗１０が直列に接
続されている。ＦＥＴ７のドレイン端子１１にはＲＦ短
絡キャパシタ１６で終端を高周波的に接地された短絡ス
タブ１２が接続されている。ＦＥＴ７のゲート端子１３
には特性インピーダンスが５０９のストリップ線路１４
が接続され、共振回路２とはストリップ線路１４の終端
である共振回路接続端子１６を介して接続される。１７
は直流阻止キャパシタ、１８は特性インピーダンスが６
０Ωの出力ストリップ線路である。ＭＭＩＣチップ１の
バイアス電源はドレイン・バイアス端子１９から正の電
圧が印加され、マイクロ波発振器出力はソース出力端子
２０から取シ出される。
発明が解決しようとする問題点
以上のような従来のＭＭＩＣを用いるマイクロ波発振器
では、ＦＥＴ７のゲート端子１３にはソース端子８に加
わる電圧よりも低い電圧が加わるようにするために、６
ｏΩ抵抗４を直流的にも接地終端していた。つまシ、ゲ
ート端子１３の電位を接地電位にするため、マイクロ波
基板３にスルーホールを設けるなどして５０Ω抵抗４の
一端を接地するような構成が求められた。つまり、共振
回路２側には何らかの方法で必ず接地をとることが求め
られた。また、それ以外にもゲート端子１３を直流的に
低抵抗なインピーダンスで接地すると、大振幅動作であ
る発振時にゲート端子１３からＦＥＴ７を通ってソース
端子８の方向に電流が、つまりＪ［方向のゲート電流が
流れてＦＥＴ７の寿命を短かくすることがあった。
では、ＦＥＴ７のゲート端子１３にはソース端子８に加
わる電圧よりも低い電圧が加わるようにするために、６
ｏΩ抵抗４を直流的にも接地終端していた。つまシ、ゲ
ート端子１３の電位を接地電位にするため、マイクロ波
基板３にスルーホールを設けるなどして５０Ω抵抗４の
一端を接地するような構成が求められた。つまり、共振
回路２側には何らかの方法で必ず接地をとることが求め
られた。また、それ以外にもゲート端子１３を直流的に
低抵抗なインピーダンスで接地すると、大振幅動作であ
る発振時にゲート端子１３からＦＥＴ７を通ってソース
端子８の方向に電流が、つまりＪ［方向のゲート電流が
流れてＦＥＴ７の寿命を短かくすることがあった。
本発明はかかる点に鑑みてなされたもので、共振回路２
側で直流接地をとる構成を不要にするとともに、発振時
の順方向ゲート電流を低く押えるＭＭＩＣを提供するこ
とを目的とする。
側で直流接地をとる構成を不要にするとともに、発振時
の順方向ゲート電流を低く押えるＭＭＩＣを提供するこ
とを目的とする。
問題点を解決するための手段
本発明はソース・バイアス抵抗１０と阿波長ストリップ
線路の接続点とＦＥＴ７のゲート端子１３との間に高抵
抗回路を挿入したものである。
線路の接続点とＦＥＴ７のゲート端子１３との間に高抵
抗回路を挿入したものである。
作 用
本発明は上記した構成により、ゲート端子は高抵抗を介
して接地されると同時に、発振動作時の順方向ゲート電
流が高抵抗により抑圧される。
して接地されると同時に、発振動作時の順方向ゲート電
流が高抵抗により抑圧される。
実施例
第１図は、本発明のＭＭＩＣの一実施例を示し、ａはチ
・ンプのパターン図、ｂはチップの等価回路図である。
・ンプのパターン図、ｂはチップの等価回路図である。
第１図ａとｂで対応する箇所には同一番号を付し、更に
第６図すと同一箇所には同一番号を付して説明する。
第６図すと同一箇所には同一番号を付して説明する。
第１図において、ＧａＡｓ ＭＭＩＣチップ１′はド
レイン接地型回路構成になっている。ＦＥＴ７のソース
端子８には終端が接地された１／４波長ストリップ線路
９とソース・バイアス抵抗１０が直列に接続されている
。ＦＥＴ７のゲート端子１３には直流阻止キャパシタ２
１を介して特性インピーダンスが６００のストリップ線
路１４が接続されている。そして、ソース・バイアス抵
抗１０と阿波長ストリップ線路９の接続点Ａとゲート端
子１３との間には高抵抗２２が形成されている。ＦＥＴ
７のドレイン端子１１にはＲＦ短絡キャパシタ１６で終
端を高周波的に接地された短絡スタブ１２が接続されて
いる。１７は直流阻止キャパシタ、１８は特性インピー
ダンスが６ｏΩの出力ストリップ線路である。ＭＭＩＣ
チ・ンプ１′のバイアス電源はドレイン・バイアス端子
１９から正の電圧印加され、マイクロ波発振器出力はソ
ース出力端子２０から取り出される。
レイン接地型回路構成になっている。ＦＥＴ７のソース
端子８には終端が接地された１／４波長ストリップ線路
９とソース・バイアス抵抗１０が直列に接続されている
。ＦＥＴ７のゲート端子１３には直流阻止キャパシタ２
１を介して特性インピーダンスが６００のストリップ線
路１４が接続されている。そして、ソース・バイアス抵
抗１０と阿波長ストリップ線路９の接続点Ａとゲート端
子１３との間には高抵抗２２が形成されている。ＦＥＴ
７のドレイン端子１１にはＲＦ短絡キャパシタ１６で終
端を高周波的に接地された短絡スタブ１２が接続されて
いる。１７は直流阻止キャパシタ、１８は特性インピー
ダンスが６ｏΩの出力ストリップ線路である。ＭＭＩＣ
チ・ンプ１′のバイアス電源はドレイン・バイアス端子
１９から正の電圧印加され、マイクロ波発振器出力はソ
ース出力端子２０から取り出される。
第２図は第１図に示すＭＭＩＣを用いたマイクロ波発振
器の一実施例を示す図である。第２図において、１′は
ＭＭＩＣチップ、２′は共振回路である。共振回路２′
は、マイクロ波基板３′上に設けられており、５０Ω抵
抗４′と終端開放ノイ波長ストリップ線路２３とで一端
を抵抗終端したストリップ線路６′と電磁結合するよう
に配置される誘電体共振器６′で構成されている。ここ
で６００抵抗４′は直流的には接地されていない。
器の一実施例を示す図である。第２図において、１′は
ＭＭＩＣチップ、２′は共振回路である。共振回路２′
は、マイクロ波基板３′上に設けられており、５０Ω抵
抗４′と終端開放ノイ波長ストリップ線路２３とで一端
を抵抗終端したストリップ線路６′と電磁結合するよう
に配置される誘電体共振器６′で構成されている。ここ
で６００抵抗４′は直流的には接地されていない。
ＭＭＩＣチップ１′の共振回路接続端子１６と共振回路
２′を接続することにより、共振回路接続端子１５から
見ると、負性抵抗性を有するＭＭ Ｉ Ｃチップ１′は
誘電体共振器６′と作用し、誘電体共振器６′の共振周
波数で発振周波数が制御される。発振出力はソース出力
端子２０に接続された負荷に供給される。
２′を接続することにより、共振回路接続端子１５から
見ると、負性抵抗性を有するＭＭ Ｉ Ｃチップ１′は
誘電体共振器６′と作用し、誘電体共振器６′の共振周
波数で発振周波数が制御される。発振出力はソース出力
端子２０に接続された負荷に供給される。
上記第１図および第２図に示した実施例では、ゲート端
子１３の直流的接地は、ＭＭＩＣチップ１′内部に形成
される高抵抗２２を介して行なわれているので、共振回
路２′側にゲート端子１３の接地回路を設ける必要がな
くなり、共振回路２′の構成が簡素化される。又、大振
幅動作になる発振時には、ソース端子８の電位よりゲー
ト端子１３の電位が周期的に正になる。これが順方向の
ゲート電流を発生させる原因になる。そこでソース・ゲ
ート端子間に挿入された高抵抗の抵抗値を数Ｕから数１
ｏＫＱの範囲に選ぶことによシ、この順方向ゲート電流
を抑圧することができ、ひいてはＭＭＩＣの寿命の劣化
を防止できる。
子１３の直流的接地は、ＭＭＩＣチップ１′内部に形成
される高抵抗２２を介して行なわれているので、共振回
路２′側にゲート端子１３の接地回路を設ける必要がな
くなり、共振回路２′の構成が簡素化される。又、大振
幅動作になる発振時には、ソース端子８の電位よりゲー
ト端子１３の電位が周期的に正になる。これが順方向の
ゲート電流を発生させる原因になる。そこでソース・ゲ
ート端子間に挿入された高抵抗の抵抗値を数Ｕから数１
ｏＫＱの範囲に選ぶことによシ、この順方向ゲート電流
を抑圧することができ、ひいてはＭＭＩＣの寿命の劣化
を防止できる。
第３図は、本発明のＭＭＩＣの別の実施例を示す等価回
路図である。第３図において、ＭＭ Ｉ Ｃチップ３１
はソース接地型回路構成になっている。
路図である。第３図において、ＭＭ Ｉ Ｃチップ３１
はソース接地型回路構成になっている。
ＦＥＴ３２のソース端子３３には終端が接地された％波
長ストリップ線路３４とソース・バイアス抵抗３６が直
列に接続されるとともに、ソース端子３３と接地間には
ソース接地キャパシタ３６が接続されている。ＦＥＴ３
２のゲート端子３７には直流阻止キャパシタ３８を介し
て特性インピーダンスが６００のストリップ線路３９が
接続されている。そしてソース・バイアス抵抗３６と１
／４波長ストリップ線路３４の接続点Ｂとゲート端子３
７との間には高抵抗４０が形成されている。
長ストリップ線路３４とソース・バイアス抵抗３６が直
列に接続されるとともに、ソース端子３３と接地間には
ソース接地キャパシタ３６が接続されている。ＦＥＴ３
２のゲート端子３７には直流阻止キャパシタ３８を介し
て特性インピーダンスが６００のストリップ線路３９が
接続されている。そしてソース・バイアス抵抗３６と１
／４波長ストリップ線路３４の接続点Ｂとゲート端子３
７との間には高抵抗４０が形成されている。
ＦＥＴ３２のドレイン端子４１にはストリップ線路によ
り構成される出力整合回路４２．４３が接続されている
。４４は直流阻止キャパシタ、４６はＲＦ短絡キャパシ
タであシ、バイアス電源はドレイン・バイアス端子４６
から正の電圧が印加される。ＭＭＩＣチ１．プ３１の共
振回路接続端子４７に第２図に示す共振回路２１を接続
すれば、ソース出力端子４８から発振出力を負荷に供給
することができる。
り構成される出力整合回路４２．４３が接続されている
。４４は直流阻止キャパシタ、４６はＲＦ短絡キャパシ
タであシ、バイアス電源はドレイン・バイアス端子４６
から正の電圧が印加される。ＭＭＩＣチ１．プ３１の共
振回路接続端子４７に第２図に示す共振回路２１を接続
すれば、ソース出力端子４８から発振出力を負荷に供給
することができる。
上記第３図に示した実施例では、ゲート端子３７の直流
的接地は、ＭＭＩＣチップ３１内部に形成される高抵抗
４０を介して行なわれているので、共振回路側にゲート
端子３７の接地回路を設ける必要がなくなり、共振回路
の構成が簡素化される。又、高抵抗４０の抵抗値を大き
く選ぶことにより（例えば数ＫＤから数１０ＫＱ）、発
振時に生じる順方向ゲート電流を抑圧することができる
。
的接地は、ＭＭＩＣチップ３１内部に形成される高抵抗
４０を介して行なわれているので、共振回路側にゲート
端子３７の接地回路を設ける必要がなくなり、共振回路
の構成が簡素化される。又、高抵抗４０の抵抗値を大き
く選ぶことにより（例えば数ＫＤから数１０ＫＱ）、発
振時に生じる順方向ゲート電流を抑圧することができる
。
第４図は本発明のＭＭＩＣの更に別の実施例を示す等価
回路図で、第１図すと同一箇所には同一番号を付して説
明する。第１図すとの違いは、第１図すが正のバイアス
電源を使用するのに対して、本実施例では負のバイアス
電源を使用する点である。そのために、第４図では、短
絡スタブ１２の一端が直接接地されている。そして、Ｋ
波長ストリップ線路９がＲＦ短絡キャパシタ１６′で終
端を高周波的に接地されている。ＭＭＩＣチップ１１の
バイアス電源はソース・バイアス端子１９′から負の電
圧が印加される。それ以外は第１図すと全く同じである
。
回路図で、第１図すと同一箇所には同一番号を付して説
明する。第１図すとの違いは、第１図すが正のバイアス
電源を使用するのに対して、本実施例では負のバイアス
電源を使用する点である。そのために、第４図では、短
絡スタブ１２の一端が直接接地されている。そして、Ｋ
波長ストリップ線路９がＲＦ短絡キャパシタ１６′で終
端を高周波的に接地されている。ＭＭＩＣチップ１１の
バイアス電源はソース・バイアス端子１９′から負の電
圧が印加される。それ以外は第１図すと全く同じである
。
上記第４図に示した実施例では、負のバイアス電源を使
用するのでゲート端子１３はソース・バイアス端子１９
′と同電位になるが、ゲート端子１３が共振回路を介し
て接地されていればゲート端子１３は接地電位になるた
め正規のバイアス電圧がゲート端子１３に加わらなくな
る。しかし、本実施例では正規のバイアス電圧がＦＥＴ
７の各端子に加わり、負のバイアス電源を使用できる。
用するのでゲート端子１３はソース・バイアス端子１９
′と同電位になるが、ゲート端子１３が共振回路を介し
て接地されていればゲート端子１３は接地電位になるた
め正規のバイアス電圧がゲート端子１３に加わらなくな
る。しかし、本実施例では正規のバイアス電圧がＦＥＴ
７の各端子に加わり、負のバイアス電源を使用できる。
更に、第１図の実施例で得られる効果を同時に有する。
第６図は本発明のＭＭＩＣの更に別の実施例を示す等価
回路図で、第１図す、第４図と同一箇所には同一番号を
付して説明する。短絡スタブ１２はＲＦ短絡キャパシタ
１６で終端を高周波的に接地され、Ｋ波長ストリップ線
路９はＲＦ短絡キャバシタ１６′で終端を高周波的に接
地されている。
回路図で、第１図す、第４図と同一箇所には同一番号を
付して説明する。短絡スタブ１２はＲＦ短絡キャパシタ
１６で終端を高周波的に接地され、Ｋ波長ストリップ線
路９はＲＦ短絡キャバシタ１６′で終端を高周波的に接
地されている。
それ以外は第１図すと全く同じである。ドレイン・バイ
アス端子１９、ソース・バイアス端子１９′にはそれぞ
れバイアス電圧が印加されるか、直流的に接地される。
アス端子１９、ソース・バイアス端子１９′にはそれぞ
れバイアス電圧が印加されるか、直流的に接地される。
ドレイン・バイアス端子１９に印加される電圧をソース
・バイアス端子１９′に印加される電圧よりも高く設定
すれば、バイアス電圧の極性を自由に選択することが可
能である。
・バイアス端子１９′に印加される電圧よりも高く設定
すれば、バイアス電圧の極性を自由に選択することが可
能である。
上記第５図に示した実施例では、バイアス電圧の極性は
自由に選択できる効果を有するとともに、第１図の実施
例で得られる効果を同時に有する。
自由に選択できる効果を有するとともに、第１図の実施
例で得られる効果を同時に有する。
発明の効果
以上のように本発明←→→→→←←では、ＭＭＩＣチッ
プ内でゲート端子と接地間に高抵抗回路が形成されてい
るのでゲート端子はこの抵抗を介して直流的に接地され
る。従ってゲート端子側に接続される共振回路にはゲー
ト端子を直流的に接地するための回路構成を取る必要は
必ずしもなくなり、共振回路の構成に接地のためのスル
ー・ホールが不要になるのに加えて、大きな自由度が与
えられる。またゲート端子とソース端子との間が高抵抗
を介して接続されるために発振時のような大振幅動作時
に生じるゲート・ソース端子間の周期的順方向バイアス
に伴なう順方向ゲート電流を低く抑えられる。それがＭ
ＭＩＣチップの寿命劣化を防止する。更に、共振回路を
介してゲート端子を接地する必要がないため、負のバイ
アス電源を使用できる。このように、本発明により得ら
れる効果はＭＭＩＣ発振器を実際に構成する時に非常に
大きい。
プ内でゲート端子と接地間に高抵抗回路が形成されてい
るのでゲート端子はこの抵抗を介して直流的に接地され
る。従ってゲート端子側に接続される共振回路にはゲー
ト端子を直流的に接地するための回路構成を取る必要は
必ずしもなくなり、共振回路の構成に接地のためのスル
ー・ホールが不要になるのに加えて、大きな自由度が与
えられる。またゲート端子とソース端子との間が高抵抗
を介して接続されるために発振時のような大振幅動作時
に生じるゲート・ソース端子間の周期的順方向バイアス
に伴なう順方向ゲート電流を低く抑えられる。それがＭ
ＭＩＣチップの寿命劣化を防止する。更に、共振回路を
介してゲート端子を接地する必要がないため、負のバイ
アス電源を使用できる。このように、本発明により得ら
れる効果はＭＭＩＣ発振器を実際に構成する時に非常に
大きい。
第１図は本発明の一実施例におけるＧ ａ Ａ ５ＭＭ
ＩＣで、ａはそのチップパターン図、ｂはその等価回路
図、第２図は第１図の実施例によるＧａＡｓＭＭＩＣの
等価回路図、第１図は従来のＭＭＩＣで、ａはマイクロ
波発振器の構成図、ｂはその等価回路図である。 １′・・・・・・ＭＭＩＣチップ、７・・・・・・ＦＥ
Ｔ、９・・・・・・Ｋ波長ストリップ線路、１０・・・
・−・ソース・バイアス抵抗、２１・・・・・・直流阻
止キャパシタ、２２・・・・・・高抵抗、８・・・・・
・ソース端子、１１・・・・・・ドレイン端子、１３・
・・・・・ゲート端子。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 （α） 掃地へ 第１図 第 ３ｒＩ！Ｊ 第４図 第５図 ／り′ 第６図 （ｉｌｌ） Ｌ−−Ｊ
ＩＣで、ａはそのチップパターン図、ｂはその等価回路
図、第２図は第１図の実施例によるＧａＡｓＭＭＩＣの
等価回路図、第１図は従来のＭＭＩＣで、ａはマイクロ
波発振器の構成図、ｂはその等価回路図である。 １′・・・・・・ＭＭＩＣチップ、７・・・・・・ＦＥ
Ｔ、９・・・・・・Ｋ波長ストリップ線路、１０・・・
・−・ソース・バイアス抵抗、２１・・・・・・直流阻
止キャパシタ、２２・・・・・・高抵抗、８・・・・・
・ソース端子、１１・・・・・・ドレイン端子、１３・
・・・・・ゲート端子。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 （α） 掃地へ 第１図 第 ３ｒＩ！Ｊ 第４図 第５図 ／り′ 第６図 （ｉｌｌ） Ｌ−−Ｊ
Claims (4)
- （１）ＦＥＴのソース端子に低抵抗素子の一端を接続し
、低抵抗素子の他端に終端短絡の１／４波長ストリップ
線路を接続するとともに、低抵抗素子の他端とＦＥＴの
ゲート端子との間を高抵抗素子で接続したことを特徴と
するマイクロ波モノリシック集積回路。 - （２）終端開放あるいは抵抗終端されたストリップ線路
に誘電体共振器を結合させてなる共振回路の前記ストリ
ップ線路に前記ＦＥＴの前記ゲート端子を接続させて発
振回路を構成するとともに、前記共振回路内では前記ス
トリップ線路と前記ストリップ線路の接地導体とは直流
的に開放状態に設定したことを特徴とする特許請求の範
囲第１項記載のマイクロ波モノリシック集積回路。 - （３）終端短絡の前記１／４波長ストリップ線路の終端
を第１のバイパス・キャパシタを介して接地短絡すると
ともに、前記ＦＥＴのドレイン端子に接続されるストリ
ップ線路の終端を第２のバイパス・キャパシタを介して
接地短絡したことを特徴とする特許請求の範囲第１項記
載のマイクロ波モノリシック集積回路。 - （４）終端短絡されたストリップ線路に誘電体共振器を
結合させてなる共振回路の前記ストリップ線路に前記Ｆ
ＥＴの前記ゲート端子を接続させて発振回路を構成する
とともに、前記ゲート端子に直流阻止回路を接続したこ
とを特徴とする特許請求の範囲第１項記載のマイクロ波
モノリシック集積回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16791785A JPH0738534B2 (ja) | 1985-07-30 | 1985-07-30 | マイクロ波モノリシツク集積回路 |
| KR1019860003890A KR900009190B1 (ko) | 1985-05-21 | 1986-05-20 | 마이크로파 발진기 |
| US06/864,862 US4707669A (en) | 1985-05-21 | 1986-05-20 | Dielectric resonator microwave oscillator having enhanced negative resistance |
| EP86106840A EP0202652B2 (en) | 1985-05-21 | 1986-05-20 | Microwave oscillator |
| DE8686106840T DE3681821D1 (de) | 1985-05-21 | 1986-05-20 | Hyperfrequenzoszillator. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16791785A JPH0738534B2 (ja) | 1985-07-30 | 1985-07-30 | マイクロ波モノリシツク集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6229207A true JPS6229207A (ja) | 1987-02-07 |
| JPH0738534B2 JPH0738534B2 (ja) | 1995-04-26 |
Family
ID=15858444
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16791785A Expired - Lifetime JPH0738534B2 (ja) | 1985-05-21 | 1985-07-30 | マイクロ波モノリシツク集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0738534B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4906946A (en) * | 1987-09-25 | 1990-03-06 | Matsushita Electric Industrial Co., Ltd. | Microwave oscillator having series and parallel feedback |
| US5021284A (en) * | 1988-02-24 | 1991-06-04 | Toray Industries, Inc. | Electroconductive integrated substrate and process for producing the same |
| JPH05145337A (ja) * | 1991-11-22 | 1993-06-11 | Matsushita Electric Ind Co Ltd | マイクロ波発振器 |
-
1985
- 1985-07-30 JP JP16791785A patent/JPH0738534B2/ja not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4906946A (en) * | 1987-09-25 | 1990-03-06 | Matsushita Electric Industrial Co., Ltd. | Microwave oscillator having series and parallel feedback |
| US5021284A (en) * | 1988-02-24 | 1991-06-04 | Toray Industries, Inc. | Electroconductive integrated substrate and process for producing the same |
| JPH05145337A (ja) * | 1991-11-22 | 1993-06-11 | Matsushita Electric Ind Co Ltd | マイクロ波発振器 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0738534B2 (ja) | 1995-04-26 |
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