JPS62293328A - 定電圧発生回路 - Google Patents
定電圧発生回路Info
- Publication number
- JPS62293328A JPS62293328A JP13670286A JP13670286A JPS62293328A JP S62293328 A JPS62293328 A JP S62293328A JP 13670286 A JP13670286 A JP 13670286A JP 13670286 A JP13670286 A JP 13670286A JP S62293328 A JPS62293328 A JP S62293328A
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- transistor
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の詳細な説明
〔産業上の利用分野〕
本発明は定電圧発生回路に関し、特にＭＯＳトランジス
タを用いて構成した定電圧発生回路に関する。
タを用いて構成した定電圧発生回路に関する。
従来、定電圧発生回路の一つとしてＭｏ３）ランジスタ
を用いて構成し、シリコンのバンドギャップを利用して
定電圧を発生させるものがある。
を用いて構成し、シリコンのバンドギャップを利用して
定電圧を発生させるものがある。
第２図は従来の定電圧発生回路の一例の回路図である。
この定電圧発生回路は、Ｎチャネルエンハンスメント型
の第１のＭＯＳ）ランジスタＴ１とこの第１のＭＯＳ）
ランジスタＴ１のゲートにゲートとドレインが接続しソ
ースが第１の電源（低電位側電源）Ｖｓｓに接続するＮ
チャネルエンハンスメント型の第２のＭＯＳ）ランジス
タＴ２とで構成される第１の電流ミラー回路と、第１′
のＭ ＯＳ Ｉ−ランジスタＴ１のドレインにドレイン
とゲー１−とが接続しソースが第２の電源（高電位側電
源）ＶＤＤに接続するＰチャネルエンハンスメント型の
第３のＭＯＳ）ランジスタＴ３と第２のＭＯＳトランジ
スタＴ２のドレインにドレインが接続し第３のＭＯＳ）
ランジスタＴ３のゲー１〜にゲートが接続し第２の電源
ＶＤＤにソースが接続するＰチャネルエンハンスメント
型の第４のＭ ＯＳ ｌ−ランシスタＴ４とで構成され
る第２の電流ミラー回路と、第１のＭＯＳトランジスタ
Ｔ１のソースと第１の電源Ｖ５５との間に接続された抵
抗Ｒ１とを含んで構成されている。そして、定電圧■Ｒ
Ｉは抵抗Ｒ１の両端から取出される。この定電圧ＶＲＩ
は、−に記二組の電流ミラー回路を構成しているＭ Ｏ
Ｓ ｌ・ランジスタのループ利得により定まる。
の第１のＭＯＳ）ランジスタＴ１とこの第１のＭＯＳ）
ランジスタＴ１のゲートにゲートとドレインが接続しソ
ースが第１の電源（低電位側電源）Ｖｓｓに接続するＮ
チャネルエンハンスメント型の第２のＭＯＳ）ランジス
タＴ２とで構成される第１の電流ミラー回路と、第１′
のＭ ＯＳ Ｉ−ランジスタＴ１のドレインにドレイン
とゲー１−とが接続しソースが第２の電源（高電位側電
源）ＶＤＤに接続するＰチャネルエンハンスメント型の
第３のＭＯＳ）ランジスタＴ３と第２のＭＯＳトランジ
スタＴ２のドレインにドレインが接続し第３のＭＯＳ）
ランジスタＴ３のゲー１〜にゲートが接続し第２の電源
ＶＤＤにソースが接続するＰチャネルエンハンスメント
型の第４のＭ ＯＳ ｌ−ランシスタＴ４とで構成され
る第２の電流ミラー回路と、第１のＭＯＳトランジスタ
Ｔ１のソースと第１の電源Ｖ５５との間に接続された抵
抗Ｒ１とを含んで構成されている。そして、定電圧■Ｒ
Ｉは抵抗Ｒ１の両端から取出される。この定電圧ＶＲＩ
は、−に記二組の電流ミラー回路を構成しているＭ Ｏ
Ｓ ｌ・ランジスタのループ利得により定まる。
今、Ｍ ＯＳ Ｉ−ランジスタ１′４．〜１゛４のチャ
ネルの幅と長さの比Ｗ／Ｉ−をそれぞれｍｌ、ｍ２゜ｍ
３．ｍ４とすると、定電圧Ｖ７．１は次式で与えられる
。
ネルの幅と長さの比Ｗ／Ｉ−をそれぞれｍｌ、ｍ２゜ｍ
３．ｍ４とすると、定電圧Ｖ７．１は次式で与えられる
。
ｑ ｍ２ ｍ３〔発明が解決
しようとする問題点〕 上述した従来の定電圧発生回路はループ利得により、定
電圧を発生ずるので、電源変動、特に電源電圧の急激な
低下により、Ｍ ＯＳ ）ランジスタＴ２．Ｔ、がイン
ピーダンス状態となり、定電圧発生回路かカッＩ・オフ
する。
しようとする問題点〕 上述した従来の定電圧発生回路はループ利得により、定
電圧を発生ずるので、電源変動、特に電源電圧の急激な
低下により、Ｍ ＯＳ ）ランジスタＴ２．Ｔ、がイン
ピーダンス状態となり、定電圧発生回路かカッＩ・オフ
する。
また、特別な起動回路を有しないため、電源電圧を上げ
ることによる各素子のリーク電流により起動する。この
ため、電源の急激な低下でカッＩ・オフした場合、リー
ク電流が一定レベルに達するまで再起動しないという欠
点がある。
ることによる各素子のリーク電流により起動する。この
ため、電源の急激な低下でカッＩ・オフした場合、リー
ク電流が一定レベルに達するまで再起動しないという欠
点がある。
本発明の目的は、電源電圧の急激な低下があってカッ１
〜オフになっても電源遮断でない限りすぐに再起動する
定電圧発生回路を提供することにある。
〜オフになっても電源遮断でない限りすぐに再起動する
定電圧発生回路を提供することにある。
本発明の定電圧発生回路は、Ｎチャネルエンハンスメン
１〜型の第１のＭ ＯＳ トランジスタと該第１のＭＯ
Ｓ）ランジスタのゲートにゲートとドレインが接続しソ
ースが第１の電源に接続するＮチャネルエンハンスメン
ト型の第２のＭＯＳトランジスタとで構成される第１の
電流ミラー回路と、前記第１のＭＯＳ）ランジスタのド
レインにドレインとゲー１〜とが接続しソースが第２の
電源に接続するＰチャネルエンハンスメンｌ−型の第３
のＭＯＳ）ランジスタと前記第２のＭＯＳ）ランジスタ
のドレインにドレインが接続し前記第３のＭＯＳトラン
ジスタのゲートにゲートが接続し前記第２の電源にソー
スが接続するＰチャネルエンハンスメント型の第４のＭ
ＯＳトランジスタとで構成される第２の電流ミラー回路
と、前記第２のＭＯＳトランジスタのドレインにドレイ
ンが接続し前記第３のＭＯ３Ｉ〜ランジスタのソースに
ソースが接続し前記第２の電源にゲートが接続しかつ前
記第３のＭ ＯＳ トランジスタのしきい値より小さい
しきい値を有するＰチャネルデプレッション型の第５の
Ｍ ＯＳ トランジスタと、前記第１のＭＯＳトランジ
スタのソースと前記第１の電源との間に接続された抵抗
とを含んで構成される。
１〜型の第１のＭ ＯＳ トランジスタと該第１のＭＯ
Ｓ）ランジスタのゲートにゲートとドレインが接続しソ
ースが第１の電源に接続するＮチャネルエンハンスメン
ト型の第２のＭＯＳトランジスタとで構成される第１の
電流ミラー回路と、前記第１のＭＯＳ）ランジスタのド
レインにドレインとゲー１〜とが接続しソースが第２の
電源に接続するＰチャネルエンハンスメンｌ−型の第３
のＭＯＳ）ランジスタと前記第２のＭＯＳ）ランジスタ
のドレインにドレインが接続し前記第３のＭＯＳトラン
ジスタのゲートにゲートが接続し前記第２の電源にソー
スが接続するＰチャネルエンハンスメント型の第４のＭ
ＯＳトランジスタとで構成される第２の電流ミラー回路
と、前記第２のＭＯＳトランジスタのドレインにドレイ
ンが接続し前記第３のＭＯ３Ｉ〜ランジスタのソースに
ソースが接続し前記第２の電源にゲートが接続しかつ前
記第３のＭ ＯＳ トランジスタのしきい値より小さい
しきい値を有するＰチャネルデプレッション型の第５の
Ｍ ＯＳ トランジスタと、前記第１のＭＯＳトランジ
スタのソースと前記第１の電源との間に接続された抵抗
とを含んで構成される。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例の回路図である。
この実施例は、Ｎチャネルエンハンスメンｌ−型の第１
のＭＯＳ）ランジスタＴ１と、この第１のＭ ＯＳ ト
ランジスタＴ１のゲートにゲートとドレインが接続しソ
ースが第１の電源（低電位側電源）ＶＳＳに接続する〜
チャネルエンハンスメント型の第２のＭＯＳ）ランジス
タＴ２とで構成される第１の電流ミラー回路と、第１の
Ｍｏ３）ランジスタＴ１のドレインにドレインとゲート
とが接続しソースが第２の電源（高電位側電源）ＶＤＤ
に接続するＰチャネルエンハンスメンＩ〜型の第３のＭ
ＯＳトランジスタＴ３と、第２のＭ ＯＳ トランジス
タＴ２のドレインにドレインが接続し第３のＭＯＳトラ
ンジスタＴ３のゲーＩ・にゲートが接続し第２の電源Ｖ
ＯＯにソースが接続するＰチャネルエンハンスメン１〜
型の第４のＭ ＯＳ Ｉ−ランジスタＴ４とで構成され
る第２の電流ミラー回路と、第２のＭｏ３）ランジスタ
Ｔ２のドレインにドレインが接続し第３のＭｏ３）ラン
ジスタＴ３のソースにソースが接続し第２の電源ＶＤＤ
にゲーＩ〜が接続しかつ第３のＭ ＯＳ トランジスタ
Ｔ３のしきい値より小さいしきい値を有するＰチャネル
デプレッション型の第５のＭ ＯＳ トランジスタＴ５
と、第１のＭｏ８Ｉ〜ランジスタＴ、のソースと第１の
電源Ｖｓ５との間に接続された抵抗Ｒ１とを含んで構成
され、定電圧■Ｒ１は抵抗Ｒ１の両端から取出される。
のＭＯＳ）ランジスタＴ１と、この第１のＭ ＯＳ ト
ランジスタＴ１のゲートにゲートとドレインが接続しソ
ースが第１の電源（低電位側電源）ＶＳＳに接続する〜
チャネルエンハンスメント型の第２のＭＯＳ）ランジス
タＴ２とで構成される第１の電流ミラー回路と、第１の
Ｍｏ３）ランジスタＴ１のドレインにドレインとゲート
とが接続しソースが第２の電源（高電位側電源）ＶＤＤ
に接続するＰチャネルエンハンスメンＩ〜型の第３のＭ
ＯＳトランジスタＴ３と、第２のＭ ＯＳ トランジス
タＴ２のドレインにドレインが接続し第３のＭＯＳトラ
ンジスタＴ３のゲーＩ・にゲートが接続し第２の電源Ｖ
ＯＯにソースが接続するＰチャネルエンハンスメン１〜
型の第４のＭ ＯＳ Ｉ−ランジスタＴ４とで構成され
る第２の電流ミラー回路と、第２のＭｏ３）ランジスタ
Ｔ２のドレインにドレインが接続し第３のＭｏ３）ラン
ジスタＴ３のソースにソースが接続し第２の電源ＶＤＤ
にゲーＩ〜が接続しかつ第３のＭ ＯＳ トランジスタ
Ｔ３のしきい値より小さいしきい値を有するＰチャネル
デプレッション型の第５のＭ ＯＳ トランジスタＴ５
と、第１のＭｏ８Ｉ〜ランジスタＴ、のソースと第１の
電源Ｖｓ５との間に接続された抵抗Ｒ１とを含んで構成
され、定電圧■Ｒ１は抵抗Ｒ１の両端から取出される。
る。
つまり、本発明の定電圧発生回路は、第２図に示した従
来の定電圧発生回路に、Ｐチャネルデプレッション型で
しきい値が第３のＭ ＯＳ トランジスタＴ３のしきい
値より低い第５のＭ ＯＳ ＋−ランジスタＴ９を付加
したものである。
来の定電圧発生回路に、Ｐチャネルデプレッション型で
しきい値が第３のＭ ＯＳ トランジスタＴ３のしきい
値より低い第５のＭ ＯＳ ＋−ランジスタＴ９を付加
したものである。
第５のＭｏ８Ｉ−ランジスタＴ５のしきい値は、第３の
ＭＯＳトランジスタＴ３のしきい値より低く設定されて
いるから、定電圧発生回路が正常にバイアスされた状態
では、第５のＭＯＳトランジスタＴ５は非導通状態であ
る。
ＭＯＳトランジスタＴ３のしきい値より低く設定されて
いるから、定電圧発生回路が正常にバイアスされた状態
では、第５のＭＯＳトランジスタＴ５は非導通状態であ
る。
今、何らかの原因で定電圧発生回路がカットオフした場
合には、第３のＭＯＳトランジスタＴ３のゲート・ソー
ス電位が低下する。このとき、第５のＭＯＳトランジス
タ′Ｆ５のケート・ソース電位はしきい値以下となり、
オン状態となり、ＭＯＳトランジスタＴ３ 、Ｔ’５．
”「２の経路で電流が流れ、Ｍ ＯＳ トランジスタ゛
Ｉ″３およびＴ２はバイアス電流か回復し、定電圧発生
回路は再起動する。
合には、第３のＭＯＳトランジスタＴ３のゲート・ソー
ス電位が低下する。このとき、第５のＭＯＳトランジス
タ′Ｆ５のケート・ソース電位はしきい値以下となり、
オン状態となり、ＭＯＳトランジスタＴ３ 、Ｔ’５．
”「２の経路で電流が流れ、Ｍ ＯＳ トランジスタ゛
Ｉ″３およびＴ２はバイアス電流か回復し、定電圧発生
回路は再起動する。
つまり、第５のＭ ＯＳ ＋−ランシスタ′「５は起動
回路を構成している。
回路を構成している。
以上説明したように本発明は、デプレッション型トラン
ジスタにより構成される起動回路を付加したので、電源
電圧の急激な低下などにより定電圧発生回路のカットオ
フが起っても、電源遮断でない限り、急速に再起動する
定電圧発生回路を得ることができるという効果がある。
ジスタにより構成される起動回路を付加したので、電源
電圧の急激な低下などにより定電圧発生回路のカットオ
フが起っても、電源遮断でない限り、急速に再起動する
定電圧発生回路を得ることができるという効果がある。
第１図は本発明の一実施例の回路図、第２図は従来の定
電圧発生回路の一例の回路図である。 Ｒ１・・・抵抗、Ｔ、・・・第１のＭＯＳトランジスタ
（Ｎチャネルエンハンスメン１〜型）、Ｔ２・・・第２
のＭＯＳトランジスタ（Ｎチャネルエンハンスメント型
）、Ｔ３・・・第３のＭｏ３Ｉ・ランジスタ（Ｐチャネ
ルエンハンスメント型）、−ｒ４・・・第４のＭｏ３）
ランジスタ（ＰチャネルエンハンスメンＩ・型）、Ｔ、
・・・第５のＭ ＯＳ トランジスタ（Ｐチャー ９
＝ 茅 １ 図
電圧発生回路の一例の回路図である。 Ｒ１・・・抵抗、Ｔ、・・・第１のＭＯＳトランジスタ
（Ｎチャネルエンハンスメン１〜型）、Ｔ２・・・第２
のＭＯＳトランジスタ（Ｎチャネルエンハンスメント型
）、Ｔ３・・・第３のＭｏ３Ｉ・ランジスタ（Ｐチャネ
ルエンハンスメント型）、−ｒ４・・・第４のＭｏ３）
ランジスタ（ＰチャネルエンハンスメンＩ・型）、Ｔ、
・・・第５のＭ ＯＳ トランジスタ（Ｐチャー ９
＝ 茅 １ 図
Claims (1)
- Ｎチャネルエンハンスメント型の第１のＭＯＳトランジ
スタと該第１のＭＯＳトランジスタのゲートにゲートと
ドレインが接続しソースが第１の電源に接続するＮチャ
ネルエンハンスメント型の第２のＭＯＳトランジスタと
で構成される第１の電流ミラー回路と、前記第１のＭＯ
Ｓトランジスタのドレインにドレインとゲートとが接続
しソースが第２の電源に接続するＰチャネルエンハンス
メント型の第３のＭＯＳトランジスタと前記第２のＭＯ
Ｓトランジスタのドレインにドレインが接続し前記第３
のＭＯＳトランジスタのゲートにゲートが接続し前記第
２の電源にソースが接続するＰチャネルエンハンスメン
ト型の第４のＭＯＳトランジスタとで構成される第２の
電流ミラー回路と、前記第２のＭＯＳトランジスタのド
レインにドレインが接続し前記第３のＭＯＳトランジス
タのソースにソースが接続し前記第２の電源にゲートが
接続しかつ前記第３のＭＯＳトランジスタのしきい値よ
り小さいしきい値を有するＰチャネルデプレッション型
の第５のＭＯＳトランジスタと、前記第１のＭＯＳトラ
ンジスタのソースと前記第１の電源との間に接続された
抵抗とを含むことを特徴とする定電圧発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13670286A JPH0628012B2 (ja) | 1986-06-11 | 1986-06-11 | 定電圧発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13670286A JPH0628012B2 (ja) | 1986-06-11 | 1986-06-11 | 定電圧発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62293328A true JPS62293328A (ja) | 1987-12-19 |
| JPH0628012B2 JPH0628012B2 (ja) | 1994-04-13 |
Family
ID=15181483
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13670286A Expired - Lifetime JPH0628012B2 (ja) | 1986-06-11 | 1986-06-11 | 定電圧発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0628012B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5099974A (en) * | 1990-08-01 | 1992-03-31 | Dana Corporation | Electromagnetically actuated spring clutch |
| JP2010198092A (ja) * | 2009-02-23 | 2010-09-09 | Seiko Instruments Inc | 定電流回路 |
| CN109283963A (zh) * | 2018-11-06 | 2019-01-29 | 西安拓尔微电子有限责任公司 | 一种uvlo保护电路 |
-
1986
- 1986-06-11 JP JP13670286A patent/JPH0628012B2/ja not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5099974A (en) * | 1990-08-01 | 1992-03-31 | Dana Corporation | Electromagnetically actuated spring clutch |
| JP2010198092A (ja) * | 2009-02-23 | 2010-09-09 | Seiko Instruments Inc | 定電流回路 |
| CN109283963A (zh) * | 2018-11-06 | 2019-01-29 | 西安拓尔微电子有限责任公司 | 一种uvlo保护电路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0628012B2 (ja) | 1994-04-13 |
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