JPS62293341A - オペランドの精度を同定するための装置および方法 - Google Patents

オペランドの精度を同定するための装置および方法

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JPS62293341A
JPS62293341A JP62143012A JP14301287A JPS62293341A JP S62293341 A JPS62293341 A JP S62293341A JP 62143012 A JP62143012 A JP 62143012A JP 14301287 A JP14301287 A JP 14301287A JP S62293341 A JPS62293341 A JP S62293341A
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チャールズ・ディー・アシュトン
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    • G—PHYSICS
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ３、発明の詳細な説明 発明の背景 発明の分野 この発明は、一般に多倍精度浮動小数点プロセサに関す
るものであり、かつ特定的には各オペランドを有する同
定精度タグを用いる多倍精度浮動小数点プロセサにおけ
る入力および出力オペランドの精度を同定するための方
法および装置に関するものである。
先行技術の説明 多くの浮動小数点フォーマットは、たとえば■ＥＥＥ、
ＤＥＣＤ、ＤＥＣＧ　　ＡＮＤ　　ＩＢＭのような浮動
小数点プロセサにおいて現在用いられている。
上記の同定されたフォーマットの各々では、オペランド
は選択された精度、たとえば単一または二倍精度で表わ
され得る。たとえば、ＩＥＥＥ浮動小数点フォーマット
では、単一精度オペランドは３２個のビットを含み、そ
の間では１個のビットは符号ビットを含み、８個のビッ
トは指数を含み、かつ２３個のビットは分数を含む。二
倍精度で表わされた同一のオペランドは６４個のビット
を含み、その間では１個のビットは符号ビットを含み、
１１個のビットは指数を含み、かつ５２個のビットは分
数を含む。
用いられるフォーマットにかかわらず、特定の算術演算
における入力および出力オペランドの各々の精度は通常
、演算の性質、ならびに所望の分解能および正確度に依
存する。たとえば、ａ、ｂ１＋ａ２ｂ２・・・ａ、ｂｏ
の形態を有する複数個の積の合計を形成する際に、単一
精度オペランドお対応する入力オペランドはしばしば単
一精度オペランドとして与えられるが、乗算の積に対応
する出力オペランドが二倍精度オペランドとしての正確
度および分解能の目的のためにしばしば与えられる。そ
れゆえに、複数個の積の合計を得るときに、用いられる
ＡＬＵは積を形成するとき二倍精度出力オペランドを生
じるように２個の単一精度入力オペランドで演算を行な
うために選択的に制御可能であり、かつその後積の合バ
↑を形成するときに２個の二倍精度オペランド上で動作
するために制御可能でなければならない。
他の算術演算では、ＡＬＵが混合精度オペランド上で同
時に動作することが必要になるかもしれない。たとえば
、ある場合には、２個の入力オペランドのうらの一方が
単一精度オペランドであり、かつ他方が二倍精度オペラ
ンドであり、出力オペランドが単一または二倍精度オペ
ランドのいずれかであるかもしれない。このような場合
、ＡＬＵは個々のオペランドの精喰に対応する制御信号
に応答しなければならない。
種々の算術演算の必要条件は単一および二倍精度入力お
よび出力オペランドの両方、ならびに混合精度オペラン
ドを含むかもしれないので、用いられるＡＬＵは一般に
混合精度オペランドを処理することが可能になるべきで
ある。幸運にも、混合精度オペランドを処理することが
可能なＡＬＵが既知である。たとえば、インテル（Ｉ　
ｎｔｅｌ）　８０８７はこのようなＡＬＵである。
動作において、インテル８０８７に対する命令ワードは
、実行されるべぎ動作に加えて入力オペランドおよび出
力オペランドの精度を特定する。
混合精度算術演算は先行技術の既知の方法および装置を
用いて可能になるが、先行技術の既知の方法および装置
の盾犬な不利な点は、これまで各オペランドの精度のト
ラックを雑持し、かつ特にそのために設計されたソフト
ウェアをオフチップに用いる臨機の態様で、必要な精度
情報を含む命令ワードを発生することが必要であったこ
とである。これらの必要条件は典型的には、ソフトウェ
アブＯグラフにかなりの負担をかけ、かつ各オペランド
の精度のトラックの維持および必要な命令ワードの発生
を容易にするように付加的オフチップ記憶を必要とした
。
発明のＦＲ要 上記に鑑み、この発明の主たる目的は、プロしりにおい
て各オペランドを用いてストアされかつ転送されたタグ
ビットを用いる多倍精度浮動小数点オペランドを処理す
ることが可能な？１動小数点プロ廿すにより処理された
各オペランドの精度を同定するための方法および装置で
ある。
上記の目的に従って、単一チップ上に、多倍精度浮動小
数点ＡＬ（Ｊ、複数個のオペランド記憶レジスタ、複数
個のタグビットをストアするための手段およびマルチプ
レクサ回路が設けられる。オペランドレジスタは、オペ
ランドのオフデツプソースから受取られた入力オペラン
ドをストアし、かつ前のＡｌｊＪ動作の結果を含むＡ　
Ｌ　Ｕから受取られた出力オペランドをチップ上に一時
的にストアするために設けられる。タグビットストア手
段は、各オペランドの精度を同定するタグビットをスト
アするために設けられる。マルヂブレクザ回路は、オペ
ランド記憶レジスタおよびタグビットストア手段のうち
の選択されたものの内容をＡ　ｌ−Ｕの選択された入力
に転送するために設けられる。
ＡＬＵには、オンチップタグビット記憶手段にストアさ
れた精度タグビットに応答するように適合される複数個
の精度制御信号入力、および選択的にＡＬＵが単一また
は二倍精度オペランドを出力するようにされるためにタ
グビットに応答・するように適合される精度制御信号入
力が設けられる。
この発明の実施例では、もしそれとともにス１−アされ
たオペランドが二倍精度オペランドであるならば同定タ
グは論理「０」であり、かつもしそれとともにストアさ
れたオペランドが単一１１ベランドであるならば論理「
１」であり、また逆もまた同様である。
動作において、オペランドはぞの精度を同定１゛るタグ
ビットとともにオペランド記憶レジスタに転送される。
オペランド記憶レジスタから、オペランドはその精度タ
グとともにＡ　Ｌ　ＬＪに転送される。ΔＬｔＪでは、
タグは自動的にｇ識され、かつＡ　Ｌ　Ｌｌの動作を制
御するために用いられる。
出力オペランド精度１ｉ１Ｊ　ＩＩＩ信月に応答して、
ＡＬＵは予め定められた精度を右する出力オペランドに
、対応する精度タグビットを与える。出力オペランドは
その後、その精度タグビットとともに、△ＬＩＪにおけ
る後の処理のためにＡンチツプＡペランド記憶レジスタ
に転送される。
オペランドがその精度タグビットに関連してＡＬＵにか
つＡ　Ｉ−Ｕから転送されるので、各オペランドの精度
の１−ラックを維持しかつＡＬＵに送られたオペランド
に対して精度制御信号を発生するための特別のプログラ
ミングおよびオフデツプ記憶は必要ではない。これは、
多倍精度オペランドおよび混合精度オペランドＡＬＵ動
作をかなり筒中にする。
この発明の上記のならびに他の目的、特徴および利点は
、添付の図面の以下の詳細な説明から明らかになる。
実施例の詳細な説明 図面を参照すると、包括的に１で示された多倍精度浮動
小数点プロセサがこの発明に従って設けられる。プロセ
サ１には、多倍精麿浮動小数点演篩論理ユニット（ＡＬ
Ｕ）２．１対の４人カマルチブレクサ回路３および４、
複数個の６４ビツトオペランドレジスタ５および６、な
らびに複数個の６４ビツトオペランドレジスタ７および
８が設けられる。
レジスタ５ないし８の各々に置かれ、またはそれに関連
して用いられる１ビット精度タグビット記憶セル９．１
０．１１および１２がそれぞれ設けられる。記憶セル９
ないし１２は、それに関連するレジスタにストアされた
浮動小数点ＡベランドのｌＩ麿を同定するタグビットを
ストア°りるために設けられる。レジスタ５には、Ｒで
示された６４ラインＡペランド入力バスが設けられる。
レジスタ６には、Ｓで示された６４ラインオペランド入
力バスが設けられる。レジスタ７には、ＦＯで示された
６４ラインＡペランド入力バスが設けられる。レジスタ
８には、Ｆｌで示された６４ラインオペランド入力バス
が設けられる。Ｓ／ｆｆ　　Ｒで示されたｔｉ１度タグ
ビット入力インが、タグセル９に結合されて設けられる
。Ｓ１０　　Ｓで示された精度タグビット入力ラインが
、タグセル１０に結合されて設けられる。Ｓ／Ｄ　　Ｆ
で示された精度タグビット入力ラインが、タグヒル１１
および１２に結合されて設けられる。可能化制御信号入
力ラインＥＮＲが、レジスタ５およびタグセル９に結合
されて設けられる。可能化入力制御信号ラインＥＮＳが
、レジスタ６およびタグセル１０に結合されて設けられ
る。可能化制御信号ラインＥＮＦＯが、レジスタ７およ
びタグセル１１に結合されて設けられる。可能他制ｍ信
号ラインＥＮＦ１が、レジスタ８およびタグセル１２に
結合されて設けられる。
マルチプレクサ３および４の各々には、Ｒ，Ｓ。
ＦＯおよびＦｌでそれぞれ示された４個の入力ポートが
設けられ、選択制御信号入力ボートが５ＥＬＥＣＴで示
された制御信号ラインおよび出力ボートに結合される。
レジスタ５およびタグセル９をマルチプレクサ３および
４の第１の入力ポートＲに結合するために、６５ビツト
データバス１５が設けられる。レジスタ６およびタグセ
ル１０をマルチプレクサ３および４の第２のボートＳに
結合するために、６５ビツトデータバス１６が設けられ
る。レジスタ７およびビットセル１１をマルチプレクサ
３および４の第３のボートＦＯに結合するために、６５
ビツトデータバス１７が設けられる。レジスタ８および
タグセル１２をマルチプレクサ３および４の第４のボー
トＦ１に結合するために、６５ピットデータバス１８が
設けられる。上記の６５ビツト・データバス１５ないし
１８の各々には、６４ビットオペランドＲ，Ｓ、ＦＯお
よびＦｌのために６４個のラインが設けられ、かつライ
ンの１個はｌｌＦｍタグＳ／Ｄ　　Ｒ，Ｓ／Ｕ　　Ｓ、
Ｓ／Ｄ　　Ｆ（７）ｌζめに設けられる。
ＡＬＵ２には、１対の６５ビツトバス２０および２１に
よりマルチプレクリ゛３および４の出力に結合された１
対の入力ポートＡおよびＢ１６４ビット出力信号バス２
２に結合された出力ボートＦ、バス２３に結合された制
御信号入力ポートＣならびに制御信号ライン２４に結合
されたｔｉｔ制御信号入力ボートＳ／Ｄ　　Ｆが設けら
れる。ＡＬＵの出力をＦＯレジスタ７およびＦルジスタ
８に結合し、かつデータＡフチツブを転送するためにバ
ス２２が設けられる。ＡＬＵ２により行なわれるべぎ論
理および算術演輝を選択するために、制御信号バス２３
が設けられる。出力オペランドならびにタグビットセル
１１および１２の精度を設定するために、制ｍ信号ライ
ン２４が設けられる。
制御信号人力Ｃおよびデータ出力Ｆに加えて、さらに以
Ｔで述べられるにうに多倍精度浮動小数点オペランドを
処理するためにＡＬＵ２に従来の手段（図示Ｖず）もま
た設けられる。多倍精度浮動小数点オペランドを処理す
る能力を有し、かつこの発明の装置ぐ用いられてもよい
ＡＬＵの特定の実施例は、精度制御信号入力ラインがラ
イン１５ないし１８上の精度タグビットおＪ：びライン
２４上の精１斐制御信号タグを受取るように適合された
インテル８０８７である。
動作において、従来のオフチップソースからＲレジスタ
５およびＳレジスタ６内にオペランドがロードされ、か
つＲレジスタ５およびＳレジスタ６にストアされたオペ
ランドの精度を示Ｊタグビットはそれぞれ、可能化信号
ＥＮＲおよびＥＮＳの制御のもとてタグセル９および１
０にそれぞれストアされる。たとえば、もし単一精度オ
ペランドがＲレジスタ５およびＳレジスタ６にストアさ
れるならば、タグセル入力ラインＳ／ＵＲおよびＳ／Ｔ
ｆ　Ｓによりタグセル９および１０にそれぞれ論理「１
」がストアされる。他方で、もしＲレジスタ５およびＳ
レジスタ６にストアされたオペランドが二倍精度オペラ
ンドであるならば、タグセル９および１０にスＩ−アさ
れたタグビットは論理「０」を含む。さらに、もしＲレ
ジスタ５およびＳレジスタ６にストアされたオペランド
が混合精度オペランドであるならば、セル９および１０
にストアされたタグビットはそれに対応する値を有する
。
オペランドがＲレジスタ５およびＳレジスタ６にストア
された後、それらは制御信号バス５ＥＬＥＣＴ上の選択
制御信号の制御のむとでマルヂブレクリ３および４を介
してＡＬＵ２に転送される。
ＡＬＵ２では、制ｔｉｌｌ　（ｆｆｉ号バス２３に与え
られた制御信号に従ってオペランドが処理される。Ｒレ
ジスタ５およびＳレジスタ６からの入力オペランドの処
理から生じる出力オペランドの精度は、タグビット信号
ライン２１！Ｉにりえられた精度タグビットの値により
決定される。もし制御信号ビットライン２４に与えられ
たタグビットが論理「１」であるならば、出力オペラン
ドは単一精度オペランドとして与えられる。他方で、も
し制御信号ビットライン２４に与えられたタグビットが
論理ｒＯＪであるならば、ＡＬＵ２により与えられた出
力オペランドは２倍精度オペランドである。いずれかの
場合、出力オペランドは出力データバスＦ。ｕｊ上に与
えられ、かつオフチップにかっ／またはレジスタ７およ
び８ならびにタグセル１１および１２にそれぞれ結合さ
れた可能化信号入力ラインＥＮＦＯおよびＥＮＦｌに与
えられた可能化信号の制御のもとてタグビットＳ／σ　
Ｆとともに「０レジスタ７およびＦルジスタ８のいずれ
かまたは両方に転送される。
タグビットがその精度を同定するＡ　Ｌ　Ｕ　２へかつ
Ａ　Ｌ　Ｕ　２からオペランドを転送することにより、
ＡＬＵにおいて処理されたオペランドの精度のトラック
を維持するようにソフトウェアを設ける必要なく、混合
精喰オペランドがＡＬＵにおいて処理され得ることが認
められる。
この発明の好ましい実施例が上で述べられたが、この発
明の精神および範囲を逸脱することなく様々な変更がそ
こになされてもよいことが企図されている。たとえば、
タグヒル９．１０．１１および１２はレジスタ５ないし
８の一体部分を含むものとして述べられたが、タグセル
９ないし１２がレジスタ５ない１）８のローディングを
制御する同じ可能化信号により制御される別の記憶レジ
スタを含んでもよいことが認められる。タグセル９ない
し１２は単一ビットタグヒルとして述べられたが、それ
らもまた精度の２つ以上のレベルが選択され得るように
複数個のピットをストアすることが可能なセルを含んで
もよいこともまた企図されている。さらに、３個のボー
トまたはそれＪ、り多いＡ　Ｌ　Ｌｌのボートがこの発
明の様々な実施例において用いられてもよいことが企図
されている。さらに、上記の実施例はこの発明の例示と
してのみ考慮され、かつこの発明の範囲は前掲の特許請
求の範囲を参照して決定されることが意図されている。
【図面の簡単な説明】
図面は、この発明による多倍精度浮動小数点プロセサの
ブロック図である。 図において、１は多倍精度浮動小数点プロセサ、２はＡ
ＬＵ、３．４はマルチプレクザ回路、５ないし８はレジ
スタ、９ないし１２はセルである。

Claims (12)

    【特許請求の範囲】
  1. （１）ＡＬＵを有する多倍精度浮動小数点プロセサにお
    けるオペランドの精度を同定する方法であって、 前記プロセサに複数個のオペランドをストアするための
    手段を設ける段階と、 前記プロセサにストアされた各オペランドを有するタグ
    ビットをストアするための手段を設ける段階とを含み、
    前記タグビットは前記オペランドの精度に対応する値を
    有し、さらに前記プロセサにおける前記オペランドを前
    記ＡＬＵと前記オペランドストア手段との間に転送する
    ための手段を設ける段階と、 前記オペランドが前記プロセサにおいて前記ＡＬＵと前
    記オペランドストア手段との間に転送されるとき、その
    関連のオペランドを有する各タグビットを前記ＡＬＵと
    前記タグビットストア手段との間に転送するための手段
    を設ける段階とを含む、オペランドの精度を同定する方
    法。
  2. （２）前記オペランドおよび各オペランドを有するタグ
    ビットをストアするための手段を設ける前記段階が、前
    記ＡＬＵと同じチップ上に前記ストア手段を設ける段階
    を含む、特許請求の範囲第１項に記載の方法。
  3. （３）前記オペランドおよびその関連のタグビットを前
    記ＡＬＵと前記オペランドおよびタグビットストア手段
    との間に転送するための手段を設ける前記段階が、前記
    オペランドおよびその関連のタグビットの選択された組
    合わせを前記ＡＬＵと前記オペランドおよびタグビット
    ストア手段との間に転送するために、前記ＡＬＵと前記
    オペランドおよびタグビットストア手段との間にマルチ
    プレクサ手段を設ける段階を含む、特許請求の範囲第１
    項に記載の方法。
  4. （４）多倍精度浮動小数点プロセサにおいて処理された
    オペランドの精度を同定する方法であって、単一チップ
    上に、ＡＬＵと、複数個の前記オペランドをストアする
    ための手段と、前記オペランドの各々の精度を同定する
    複数個のタグビットをストアするための手段とを含み、 前記オペランドの第１のおよび第２のものを与える段階
    と、 前記第１のおよび前記第２のオペランドの精度に対応す
    る前記タグビットの第１のおよび第２のものを与える段
    階と、 前記第１のおよび前記第２のオペランドならびに前記第
    １のおよび前記第２のタグビットを前記オンチップオペ
    ランドおよびタグビットストア手段に転送する段階と、 前記第１のおよび前記第２のオペランドならびに前記第
    １のおよび前記第２のタグビットを前記オンチップスト
    ア手段から前記ＡＬＵに転送する段階と、 前記タグビットの第３のものを与える段階と、前記第３
    のタグビットを前記ＡＬＵに転送する段階と、 前記第３のタグビットに対応する精度を有する第３のオ
    ペランドを与えるために、前記第１の、前記第２のおよ
    び前記第３のタグビットの制御のもとで前記ＡＬＵにお
    いて前記第１のおよび前記第２のオペランドを処理する
    段階と、 前記第３のオペランドのさらなる処理のために、前記Ａ
    ＬＵから前記第３のオペランドおよび前記第３のタグビ
    ットを転送する段階とを含む方法。
  5. （５）前記ＡＬＵから前記第３のオペランドおよび前記
    第３のタグビットを転送する前記段階が、 前記第３のオペランドおよび前記第３のタグビットを前
    記ＡＬＵから前記オンチップオペランドおよびタグビッ
    トストア手段に転送する段階と、前記第３のオペランド
    および前記第３のタグビットを他のオペランドおよびそ
    れに関連のタグビットを用いて処理するために、前記第
    ３のオペランドおよび前記第３のタグビットを前記オン
    チップオペランドおよびタグビットストア手段から前記
    ＡＬＵに転送する段階とを含む、特許請求の範囲第４項
    に記載の方法。
  6. （６）多倍精度浮動小数点プロセサにおけるオペランド
    の精度を同定する方法であって、単一チップ上に、ＡＬ
    Ｕと、複数個の前記オペランドをストアするための手段
    と、前記オペランドの各々の精度を同定する複数個のタ
    グビットをストアするための手段とを含み、 前記オペランドの第１のおよび第２のものを与える段階
    と、 前記第１のおよび前記第２のオペランドの精度に対応す
    る前記タグビットの第１のおよび第２のものをそれぞれ
    与える段階と、 前記第１のおよび前記第２のオペランドならびに前記第
    １のおよび前記第２のタグビットを前記オンチップオペ
    ランドおよびタグビットストア手段に転送する段階と、 前記第１のおよび前記第２のオペランドならびに前記第
    １のおよび前記第２のタグビットを前記オンチップスト
    ア手段から前記ＡＬＵに転送する段階と、 前記タグビットの第３のものを与える段階と、前記第３
    のタグビットを前記ＡＬＵに転送する段階と、 前記第３のタグビットに対応する精度を有する第３のオ
    ペランドを与えるために、前記第１の、前記第２のおよ
    び前記第３のタグビットの制御のもとで、前記ＡＬＵに
    おいて前記第１のおよび前記第２のオペランドを処理す
    る段階と、 前記第３のオペランドおよび前記第３のタグビットを前
    記ＡＬＵから前記オンチップオペランドおよびタグビッ
    トストア手段に転送する段階と、前記第３のオペランド
    および前記第３のタグビットを他のオペランドおよびそ
    れに関連のタグビットを用いて処理するために、前記第
    ３のオペランドおよび前記第３のタグビットを前記オン
    チップオペランドおよびタグビットストア手段から前記
    ＡＬＵに転送する段階とを含む方法。
  7. （７）ＡＬＵを有する多倍精度浮動小数点プロセサにお
    いてオペランドの精度を同定するための装置であって、 複数個のオペランドを前記プロセサにストアするための
    手段と、 前記プロセサにストアされた各オペランドを有するタグ
    ビットをストアするための手段とを含み、前記タグビッ
    トは前記オペランドの精度に対応する値を有し、さらに 前記プロセサにおける前記オペランドを前記ＡＬＵと前
    記オペランドストア手段との間に転送するための手段と
    、 前記オペランドが前記プロセサにおいて前記ＡＬＵと前
    記オペランドストア手段との間に転送されるとき、その
    関連のオペランドを有する各タグビットを前記ＡＬＵと
    前記タグビットストア手段との間に転送するための手段
    とを含む装置。
  8. （８）前記オペランドおよび各オペランドを有するタグ
    ビットをストアするための前記手段が、前記ＡＬＵと同
    じチップ上に前記オペランドおよび各オペランドに関連
    の前記タグビットをストアするための手段を含む、特許
    請求の範囲第７項に記載の装置。
  9. （９）前記オペランドおよびその関連のタグビットを前
    記ＡＬＵと前記オペランドおよびタグビットストア手段
    との間に転送するための前記手段が、前記オペランドお
    よびその関連のタグビットの選択された組合わせを前記
    ＡＬＵと前記オペランドおよびタグビットストア手段と
    の間に転送するために、前記ＡＬＵと前記オペランドお
    よびタグビットストア手段との間に置かれるマルチプレ
    クサ手段を含む、特許請求の範囲第７項に記載の装置。
  10. （１０）多倍精度浮動小数点プロセサにおいて処理され
    たオペランドの精度を同定するための装置であって、 ＡＬＵと、 複数個の前記オペランドをストアするための手段と、 前記オペランドの各々の精度を同定する複数個のタグビ
    ットをストアするための手段と、 前記オペランドの第１のおよび第２のものを与えるため
    の手段と、 前記第１のおよび前記第２のオペランドの精度に対応す
    る前記タグビットの第１のおよび第２のものをそれぞれ
    与えるための手段と、 前記第１のおよび前記第２のオペランドならびに前記第
    １のおよび前記第２のタグビットを前記オペランドおよ
    びタグビットストア手段に転送するための手段と、 前記第１のおよび前記第２のオペランドならびに前記第
    １のおよび前記第２のタグビットを前記ストア手段から
    前記ＡＬＵに転送するための手段と、 前記タグビットの第３のものを与えるための手段と、 前記第３のタグビットを前記ＡＬＵに転送するための手
    段とを含み、前記ＡＬＵが、前記第３のタグビットに対
    応する精度を有する第３のオペランドを与えるために、
    前記第１の、前記第２のおよび前記第３のタグビットの
    制御のもとで、前記ＡＬＵにおいて前記第１のおよび前
    記第２のオペランドを処理するための手段を含み、さら
    に前記第３のオペランドのさらなる処理のために、前記
    第３のオペランドおよび前記第３のタグビットを前記Ａ
    ＬＵから転送するための手段を含む装置。
  11. （１１）前記第３のオペランドおよび前記第３のタグビ
    ットを前記ＡＬＵから転送するための前記手段が、 前記第３のオペランドおよび前記第３のタグビットを前
    記ＡＬＵから前記オペランドおよびタグビットストア手
    段に転送するための手段と、前記第３のオペランドおよ
    び前記第３のタグビットを他のオペランドおよびそれに
    関連のタグビットを用いて処理するために、前記第３の
    オペランドおよび前記第３のタグビットを前記オペラン
    ドおよびタグビットストア手段から前記ＡＬＵに転送す
    るための手段とを含む、特許請求の範囲第１０項に記載
    の装置。
  12. （１２）多倍精度浮動小数点プロセサにおいてオペラン
    ドの精度を同定するための装置であって、 ＡＬＵと、 複数個の前記オペランドをストアするための手段と、 前記オペランドの各々の精度を同定する複数個のタグビ
    ットをストアするための手段と、 前記オペランドの第１のおよび第２のものを与えるため
    の手段と、 前記第１のおよび前記第２のオペランドの精度に対応す
    る前記タグビットの第１のおよび第２のものをそれぞれ
    与えるための手段と、 前記第１のおよび前記第２のオペランドならびに前記第
    １のおよび前記第２のタグビットを前記オペランドおよ
    びタグビットストア手段に転送するための手段と、 前記第１のおよび前記第２のオペランドならびに前記第
    １のおよび前記第２のタグビットを前記ストア手段から
    前記ＡＬＵに転送するための手段と、 前記タグビットの第３のものを与えるための手段と、 前記第３のタグビットを前記ＡＬＵに転送するための手
    段とを含み、前記ＡＬＵが、前記第３のタグビットに対
    応する精度を有する第３のオペランドを与えるために、
    前記第１の、前記第２のおよび前記第３のタグビットの
    制御のもとで、前記ＡＬＵにおいて前記第１のおよび前
    記第２のオペランドを処理するための手段を含み、さら
    に前記第３のオペランドおよび前記第３のタグビットを
    前記ＡＬＵから前記オペランドおよびタグビットストア
    手段に転送するための手段と、前記第３のオペランドお
    よび前記第３のタグビットを他のオペランドおよびそれ
    に関連のタグビットを用いて処理するために、前記第３
    のオペランドおよび前記第３のタグビットを前記オペラ
    ンドおよびタグビットストア手段から前記ＡＬＵに転送
    するための手段とを含む装置。
JP62143012A 1986-06-12 1987-06-08 オペランドの精度を同定するための装置および方法 Pending JPS62293341A (ja)

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JP62143012A Pending JPS62293341A (ja) 1986-06-12 1987-06-08 オペランドの精度を同定するための装置および方法

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US4847802A (en) 1989-07-11
EP0250130A2 (en) 1987-12-23
EP0250130A3 (en) 1990-08-16

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