JPH0578863B2 - - Google Patents
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- JPH0578863B2 JPH0578863B2 JP61056844A JP5684486A JPH0578863B2 JP H0578863 B2 JPH0578863 B2 JP H0578863B2 JP 61056844 A JP61056844 A JP 61056844A JP 5684486 A JP5684486 A JP 5684486A JP H0578863 B2 JPH0578863 B2 JP H0578863B2
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/167—Interprocessor communication using a common memory, e.g. mailbox
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3877—Concurrent instruction execution, e.g. pipeline or look ahead using a secondary processor, e.g. coprocessor
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- General Physics & Mathematics (AREA)
- Advance Control (AREA)
- Multi Processors (AREA)
Description
〔産業上の利用分野〕
本発明はマイクロプロセツサ（MPU：Micro
Processing Unit）とコプロセツサ（CP：
Coprocessor）とが結合されたデータ処理システ
ムに係り、特に密結合のCPに好適なコプロセツ
サ結合方式に関する。 〔従来の技術〕 16ビツト或いは32ビツトのマイクロプロセツサ
システムでは、FPU（Floating Point thit：浮動
小数点演算ユニツト）などのコプロセツサを用意
し、数値演算の高速化を図つている。これに伴
い、MPUとコプロセツサの結合方式が問題とな
つており、従来からいくつかの方法がなされてい
る。 従来からの方式として、特開昭59−201154号の
背景技術にも記載されている通り、３つの方式が
あり、これに加え、特開昭59−201154号で示され
る第４の方式がある。第１の方式は、特開昭59−
201154号に示されるように、インテル社8086プロ
セツサの命令を監視してCP用の命令を探すイン
テル8087数値データプロセツサがその例である。
この実施には、CPがMPUの命令待ち行列を追跡
できるようにするために重要なハードウエアが
CP内に必要である。第２の方式は、特開昭59−
201154号に示されるように、第１の方式の場合と
同様に、CPにおけるハードウエアの重要な重複
を必要とする。 第３の方式では、特開昭59−201154号に示され
るように、ナシヨナルセミコンダクタ社NS16000
用CPがMPUに従属しており、CPとメモリ間の
転送はMPUを介しておこなつている。 第４の方式は、特開昭昭59−201154号に示され
るように、専用信号を必要としないで、CPによ
る命令の実行を調整できるが、特開昭59−201154
号のFig１４、Fig１５に示されるように、CPと
メモリ間の転送はMPUを介しておこなわれてい
た。 〔発明が解決しようとする問題点〕 従来のFPUの演算速度は、例えばモトローラ
社MC68881はモトローラセミコンダクタニユー
ス第11号（1985年５月発行）に示されるように、
64ビツト浮動小数点の乗算が5.8μs（16.67MHg）
かかつていた。したがつて、前記特許の方式によ
つても、MPUとFPUのインターフエイスのオー
バヘツドは相対的にみると小さくなるが、むしろ
前記公用特許出願に記載の方式のようにMPUと
FPUのインターフエイスを汎用化しておくこと
にメリツトがあつた。 しかし、半導体技術の進歩に伴い、乗算器など
を集積化することによつてFPUの演算速度は、
64ビツト浮動小数点乗算でも、ダイジエスト・オ
ブ・アイ・エス・エス・シー185、第16頁から第
17頁（Digest of ISSCC′85p16〜p17）に示され
るように、180ns程度で可能となりつつある。 このような高速FPUを用いる場合、前記特許
の方式を用いると、演算時間に比べインターフエ
イスのオーバヘツドが大きく、FPUを高速化し
た効果が現われにくく、高速FPUとの結合とい
う面での配慮が不十分であつた。 このような高速FPUを用いる場合、第１、第
２の方式では、FPUとメモリ間転送は１バスサ
イクルで実現できるものの、CP内にFPUと本来
の演算とは無関係なハードウエアが必要であり、
集積度の面からFPUの高速化が十分できないと
いう問題がある。 一方、第３、第４のコプロセツサ方式では、
FPUとメモリ間の転送がMPUを介するため、２
バスサイクル必要となり、FPUを高速化しても
システム全体の性能向上につながりにくいという
欠点があつた。 本発明の目的は、CPとメモリ間の転送を１バ
スサイクルでおこない、かつCP内に本来の機能
とは無関係なハードウエアを必要としないMPU
とCPの結合方式を提供することにある。 〔問題点を解決するための手段〕 上記目的は、MPUの出力信号ピンとして、(1)
コプロセツサスペースであることを示す信号
（CPS：Coprocessor Space）、(2)データの有効性
を示す信号（CPCYCL：Coprocessor Cycle）を
有し、MPUの入力信号ピンとして(1)CPからのビ
ジーを示す信号（CPBUSY：Coprocessor
Busy）と、(2)CP内の条件が成立したかどうかを
示す信号（CPST：Coprocessor Status）を有す
ることにより達成される。 同時に、上記目的は、MPUがCPのビジー信号
（CPBUSY）の値によらず次の命令を実行する
か、CPBUSY信号のネゲートを待つて次の実行
するかをMPU内の特定のレジスタによつて切り
分けることにより達成される。 〔作用〕 メモリからCPへのオペランド転送をおこなう
場合、MPUは通常のメモリリードの信号に加え、
コプロセツサデータの有効を示す信号
（CPCYCL）をアサートしてCPに対してデータ
の取り込みを指示し、１バスサイクルでメモリと
CPの転送をおこなう。 同様に、CPからメモリへデータを転送する場
合、MPUは通常のメモリライトの信号に加え、
CPCYCL信号をアサートしてCPに対してデータ
の出力を指示し、１バスサイクルでメモリとの
CPの転送をおこなう。 これによつて、CP内に重大なハードウエアの
重複をおこなうことなく、１バスサイクルでメモ
リとCPの転送が可能となる。 〔実施例〕 以下、本発明の一実施例を数値演算コプロセツ
サFPUを例にとり、図面を用いて説明する。 第１図に、MPU１、CP２、メモリシステム
３、アドレスバス４、データバス５の接続例を示
す。第１図において、MPU１が出力し、コプロ
セツサ２が入力する信号は、従来と同様のアドレ
スＡ４〜２、データＤ３１〜Ｄ０、アドレススト
ローブ信号（AS）、リード／ライト信号（Ｒ／
Ｗ）、ならびに従来にないコプロセツサスペース
信号（CPS）、コプロセツササイクル信号
（CPCYCL）である。 MPU１が出力し、メモリシステム３が入力す
る信号は、従来と同様のアドレスＡ３１〜Ａ２、
データＤ３１〜Ｄ０、アドレスストローブ信号
（AS）、リード／ライト信号（Ｒ／）である。 コプロセツサ２が出力し、MPU１が入力する
信号は、データ転送完了信号（DC：Data
Transfer Complete、モトローラ社68000の
DTACK信号に相当する）。従来にないコプロセ
ツサ状態信号（CPST）、コプロセツサビジー信
号（CPBUSY）である。 コプロセツサ２が出力し、メモリシステム３が
入力する信号は、データＤ３１〜Ｄ０データ転送
完了信号（DC）である。 メモリシステム３が出力し、MPU１が入力す
る信号はＤ３１〜Ｄ０、データ転送完了信号
（DC）である。 メモリシステム３が出力し、コプロセツサ２が
入力する信号はＤ３１〜Ｄ０、データ転送完了信
号（DC）である。 MPUが数値演算命令をフエツチしたとき、こ
れをデコードし、対応する指令をCPへ伝える。
第２図は、算術演算命令の命令フオーマツトの一
例を示す。命令の先頭４ビツトIDが1100のとき
CP関係の命令であることを表わす。 この命令フオーマツトは、実効アドレスEA１
で示されるオペランドと実効アドレスEA２で示
されるオペランドに対し、OPで示される演算
（オペレーシヨン）を実行し、CP内部のレジスタ
またはスタツクに格納するためのものである。プ
ロセツサ番号PID（Processor Identification）は
３ビツトあり、命令を実行させるCPの番号を示
す。CPは同時に８個まで接続可能である。Ｉビ
ツトは第２図に示すようにオペランドが整数か非
整数かを示す。すなわち、Ｉ＝１のときサイズビ
ツトSz＝00、01、10、11によつて、それぞれ、
８、16、32、64ビツトの整数を表わす。Ｉ＝０の
とき、Sz＝00、01、10、11によつて、それぞれ
32、34、80ビツトの浮動小数点ならびにバイナ
リ・コーデツド・デミカルBCD（Binary Coded
Decmical）データを表わす。整数から浮動小数
点への変換はCP内部で演算に先立つておこなわ
れる。EA１，EA２は、それぞれソースオペラン
ド、デステイネーシヨンオペランドの実効アドレ
スを表わす。EA１，EA２として、レジスタ直接
形式が指定された場合、CPのレジスタを表わす。
OPは加算、乗算などの演算を開すオペレーシヨ
ンフイールドである。SZは既に説明したように
データのサイズを表わす。内部の演算はSZに関
係なく、浮動小数点の場合、80ビツトで実行され
る。 第３図はMPUからCPへ送られる指令語のフオ
ーマツトの一例を表す。CPオペレーシヨン
CPOPとして８ビツト割り付けられている。
CPSA、CPDAはそれぞれ、コプロセツサソース
アドレス、コプロセツサデステイネーシヨンアド
レスを表し、それぞれ４ビツト長である。アドレ
ス形式を示すMODフイールドは、CPSA、
CPDAの詳細を表す。コプロセツサソースオペラ
ンドは、ビツト15、14が00のとき、CPSAで示さ
れるCP内のレジスタとなり、01のときCP内のス
タツク、11のとき外部メモリとなり、11は禁止で
ある。ビツト15、14が00以外では、第３図の
CPSAは意味を持たない。コプロセツサデステイ
ネーシヨンオペランドは、ビツト13、12が00のと
きCPDAで示されるCP内のレジスタを表わし、
01のときスタツクを表わす。10、11は禁止であ
る。CPSAとしてスタツクが指定された場合、
CP内のスタツクポインタは１だけ加えられ、
CPDAとしてスタツクが指定された場合はスタツ
クポインタは１だけ減じられる。 第３図の指令語の11〜０ビツトＺはオール０で
ある。 第４図は、CP内のレジスタとメモリ間の転送
をおこなうための命令（CPMOVE）フオーマツ
トの一例である。同時に、命令とＩビツト、ソー
スオペランド描定（SA）、デステイネーシヨンオ
ペランド描定（DA）ならびに、実際に選択され
るオペランドの関係について示す。この形式は第
２図のフオーマツトと同一であり、各フイールド
の意味は、ソースアドレスSA、デステイネーシ
ヨンアドレスDAにレジスタ直接形式を描定した
とき以外は、第２図と等しい。 すなわち、PMU内のレジスタ（整数値）とCP
内のレジスタ（浮動小数点）の転送を可能とする
ため、CPMOVE to CPR命令においてＩ＝１
（整数値）のとき、ソースオペランドとしてMPU
レジスタの指定を可能とした。またCPMOVE
from CPR命令においてＩ＝０（浮動小数点）の
ときデステイネーシヨンオペランドとしてMPU
レジスタの指定を可能とした。データ転送はそれ
ぞれ整数値でおこなわれ、整数と浮動小数点の変
換はCPがおこなう。 この他の組合せでは、レジスタ直接が指定され
た場合CPレジスタが選択される。 例えば、CPMOVE to CPR命令において、Ｉ
ビツト＝０（浮動小数点フオーマツト）のとき、
ソースオペランドとしてメモリ(M)を、デステイネ
ーシヨンオペランドとしてMPUレジスタ(R)を指
定した場合、メモリからCPレジスタ（CPR）へ
浮動小数点データが転送される。 またCPMOVE from CPR命令において、Ｉビ
ツト＝０（整数フオーマツト）でソースオペラン
ドとデステイネーシヨンオペランドの両方にレジ
スタを指定することは、禁止されている。 CPMOVE命令の指令語のフオーマツトを第５
図に示す。フオーマツトは第３図と同じである
が、MODフイールドの割付けが異なる。すなわ
ち、ビツト15、14あるいはビツト13、12において
00がCPレジスタ、01が禁止、10がメモリ、11が
MPUレジスタを表わす。MPUレジスタが指定さ
れた場合、CPは整数、浮動小数点の型変換をお
こなう。 第６図は、CP内の複数のレジスタとメモリ間
の転送をおこなう命令（CPMOVM）のフオーマ
ツトである。この命令は、６バイト長であり、先
頭の８ビツトでCPオペレーシヨンを指定し、そ
の直後に16ビツトのレジスタリスト（RL）が続
く。各フイールドの意味は、第２図のフオーマツ
トと同一である。但し、第２バイト（ビツト23〜
16）Z2はオールゼロである。 CPMOVM命令において、MPUからCPへ送る
指命語のフオーマツトを第７図に示す。18〜23ビ
ツトZ3はオールゼロである。第７図において、
アドレスモードを示すMODフイールドのビツト
19、18、17、16が、0010のときは、CPMOVEM
CPR to Memoryとなり、1000のときは、
CPMOVEM Memory to CPRとなる。これ以
外のパターンは禁止である。 第８図は、CP用の条件分岐命令（CPBcc）の
命令フオーマツトの一例である。この命令はCP
内の条件が成立するかどうかによつて分岐する命
令である。第８図において、PID、OPの意味は
第２図のフオーマツトと同一である。24〜16ビツ
トZ4はオールゼロである。デイスプレイスメン
ト・レンクスLG（Displacement Length）はデイ
スプレースメント（DISP）のサイズを示すもの
で、第８図に示すように16、32、64ビツトサイズ
を選択する。分岐の条件はCONDで表わされる。 第９図は、CPの条件分岐命令実行の際に、
MPUからCPへ送られる指令語のフオーマツトで
あり、下位６ビツトに条件CONDが指定される。
５〜23ビツトZ5はオール０である。 次に、MPUとCPが共同して処理をするために
必要な信号線について説明する。MPUの信号線
として、CPに関係するものを第１表にまとめる。
CPの信号線として、MPUとのインターフエイス
に必要な信号線を第２表にまとめる。
Processing Unit）とコプロセツサ（CP：
Coprocessor）とが結合されたデータ処理システ
ムに係り、特に密結合のCPに好適なコプロセツ
サ結合方式に関する。 〔従来の技術〕 16ビツト或いは32ビツトのマイクロプロセツサ
システムでは、FPU（Floating Point thit：浮動
小数点演算ユニツト）などのコプロセツサを用意
し、数値演算の高速化を図つている。これに伴
い、MPUとコプロセツサの結合方式が問題とな
つており、従来からいくつかの方法がなされてい
る。 従来からの方式として、特開昭59−201154号の
背景技術にも記載されている通り、３つの方式が
あり、これに加え、特開昭59−201154号で示され
る第４の方式がある。第１の方式は、特開昭59−
201154号に示されるように、インテル社8086プロ
セツサの命令を監視してCP用の命令を探すイン
テル8087数値データプロセツサがその例である。
この実施には、CPがMPUの命令待ち行列を追跡
できるようにするために重要なハードウエアが
CP内に必要である。第２の方式は、特開昭59−
201154号に示されるように、第１の方式の場合と
同様に、CPにおけるハードウエアの重要な重複
を必要とする。 第３の方式では、特開昭59−201154号に示され
るように、ナシヨナルセミコンダクタ社NS16000
用CPがMPUに従属しており、CPとメモリ間の
転送はMPUを介しておこなつている。 第４の方式は、特開昭昭59−201154号に示され
るように、専用信号を必要としないで、CPによ
る命令の実行を調整できるが、特開昭59−201154
号のFig１４、Fig１５に示されるように、CPと
メモリ間の転送はMPUを介しておこなわれてい
た。 〔発明が解決しようとする問題点〕 従来のFPUの演算速度は、例えばモトローラ
社MC68881はモトローラセミコンダクタニユー
ス第11号（1985年５月発行）に示されるように、
64ビツト浮動小数点の乗算が5.8μs（16.67MHg）
かかつていた。したがつて、前記特許の方式によ
つても、MPUとFPUのインターフエイスのオー
バヘツドは相対的にみると小さくなるが、むしろ
前記公用特許出願に記載の方式のようにMPUと
FPUのインターフエイスを汎用化しておくこと
にメリツトがあつた。 しかし、半導体技術の進歩に伴い、乗算器など
を集積化することによつてFPUの演算速度は、
64ビツト浮動小数点乗算でも、ダイジエスト・オ
ブ・アイ・エス・エス・シー185、第16頁から第
17頁（Digest of ISSCC′85p16〜p17）に示され
るように、180ns程度で可能となりつつある。 このような高速FPUを用いる場合、前記特許
の方式を用いると、演算時間に比べインターフエ
イスのオーバヘツドが大きく、FPUを高速化し
た効果が現われにくく、高速FPUとの結合とい
う面での配慮が不十分であつた。 このような高速FPUを用いる場合、第１、第
２の方式では、FPUとメモリ間転送は１バスサ
イクルで実現できるものの、CP内にFPUと本来
の演算とは無関係なハードウエアが必要であり、
集積度の面からFPUの高速化が十分できないと
いう問題がある。 一方、第３、第４のコプロセツサ方式では、
FPUとメモリ間の転送がMPUを介するため、２
バスサイクル必要となり、FPUを高速化しても
システム全体の性能向上につながりにくいという
欠点があつた。 本発明の目的は、CPとメモリ間の転送を１バ
スサイクルでおこない、かつCP内に本来の機能
とは無関係なハードウエアを必要としないMPU
とCPの結合方式を提供することにある。 〔問題点を解決するための手段〕 上記目的は、MPUの出力信号ピンとして、(1)
コプロセツサスペースであることを示す信号
（CPS：Coprocessor Space）、(2)データの有効性
を示す信号（CPCYCL：Coprocessor Cycle）を
有し、MPUの入力信号ピンとして(1)CPからのビ
ジーを示す信号（CPBUSY：Coprocessor
Busy）と、(2)CP内の条件が成立したかどうかを
示す信号（CPST：Coprocessor Status）を有す
ることにより達成される。 同時に、上記目的は、MPUがCPのビジー信号
（CPBUSY）の値によらず次の命令を実行する
か、CPBUSY信号のネゲートを待つて次の実行
するかをMPU内の特定のレジスタによつて切り
分けることにより達成される。 〔作用〕 メモリからCPへのオペランド転送をおこなう
場合、MPUは通常のメモリリードの信号に加え、
コプロセツサデータの有効を示す信号
（CPCYCL）をアサートしてCPに対してデータ
の取り込みを指示し、１バスサイクルでメモリと
CPの転送をおこなう。 同様に、CPからメモリへデータを転送する場
合、MPUは通常のメモリライトの信号に加え、
CPCYCL信号をアサートしてCPに対してデータ
の出力を指示し、１バスサイクルでメモリとの
CPの転送をおこなう。 これによつて、CP内に重大なハードウエアの
重複をおこなうことなく、１バスサイクルでメモ
リとCPの転送が可能となる。 〔実施例〕 以下、本発明の一実施例を数値演算コプロセツ
サFPUを例にとり、図面を用いて説明する。 第１図に、MPU１、CP２、メモリシステム
３、アドレスバス４、データバス５の接続例を示
す。第１図において、MPU１が出力し、コプロ
セツサ２が入力する信号は、従来と同様のアドレ
スＡ４〜２、データＤ３１〜Ｄ０、アドレススト
ローブ信号（AS）、リード／ライト信号（Ｒ／
Ｗ）、ならびに従来にないコプロセツサスペース
信号（CPS）、コプロセツササイクル信号
（CPCYCL）である。 MPU１が出力し、メモリシステム３が入力す
る信号は、従来と同様のアドレスＡ３１〜Ａ２、
データＤ３１〜Ｄ０、アドレスストローブ信号
（AS）、リード／ライト信号（Ｒ／）である。 コプロセツサ２が出力し、MPU１が入力する
信号は、データ転送完了信号（DC：Data
Transfer Complete、モトローラ社68000の
DTACK信号に相当する）。従来にないコプロセ
ツサ状態信号（CPST）、コプロセツサビジー信
号（CPBUSY）である。 コプロセツサ２が出力し、メモリシステム３が
入力する信号は、データＤ３１〜Ｄ０データ転送
完了信号（DC）である。 メモリシステム３が出力し、MPU１が入力す
る信号はＤ３１〜Ｄ０、データ転送完了信号
（DC）である。 メモリシステム３が出力し、コプロセツサ２が
入力する信号はＤ３１〜Ｄ０、データ転送完了信
号（DC）である。 MPUが数値演算命令をフエツチしたとき、こ
れをデコードし、対応する指令をCPへ伝える。
第２図は、算術演算命令の命令フオーマツトの一
例を示す。命令の先頭４ビツトIDが1100のとき
CP関係の命令であることを表わす。 この命令フオーマツトは、実効アドレスEA１
で示されるオペランドと実効アドレスEA２で示
されるオペランドに対し、OPで示される演算
（オペレーシヨン）を実行し、CP内部のレジスタ
またはスタツクに格納するためのものである。プ
ロセツサ番号PID（Processor Identification）は
３ビツトあり、命令を実行させるCPの番号を示
す。CPは同時に８個まで接続可能である。Ｉビ
ツトは第２図に示すようにオペランドが整数か非
整数かを示す。すなわち、Ｉ＝１のときサイズビ
ツトSz＝00、01、10、11によつて、それぞれ、
８、16、32、64ビツトの整数を表わす。Ｉ＝０の
とき、Sz＝00、01、10、11によつて、それぞれ
32、34、80ビツトの浮動小数点ならびにバイナ
リ・コーデツド・デミカルBCD（Binary Coded
Decmical）データを表わす。整数から浮動小数
点への変換はCP内部で演算に先立つておこなわ
れる。EA１，EA２は、それぞれソースオペラン
ド、デステイネーシヨンオペランドの実効アドレ
スを表わす。EA１，EA２として、レジスタ直接
形式が指定された場合、CPのレジスタを表わす。
OPは加算、乗算などの演算を開すオペレーシヨ
ンフイールドである。SZは既に説明したように
データのサイズを表わす。内部の演算はSZに関
係なく、浮動小数点の場合、80ビツトで実行され
る。 第３図はMPUからCPへ送られる指令語のフオ
ーマツトの一例を表す。CPオペレーシヨン
CPOPとして８ビツト割り付けられている。
CPSA、CPDAはそれぞれ、コプロセツサソース
アドレス、コプロセツサデステイネーシヨンアド
レスを表し、それぞれ４ビツト長である。アドレ
ス形式を示すMODフイールドは、CPSA、
CPDAの詳細を表す。コプロセツサソースオペラ
ンドは、ビツト15、14が00のとき、CPSAで示さ
れるCP内のレジスタとなり、01のときCP内のス
タツク、11のとき外部メモリとなり、11は禁止で
ある。ビツト15、14が00以外では、第３図の
CPSAは意味を持たない。コプロセツサデステイ
ネーシヨンオペランドは、ビツト13、12が00のと
きCPDAで示されるCP内のレジスタを表わし、
01のときスタツクを表わす。10、11は禁止であ
る。CPSAとしてスタツクが指定された場合、
CP内のスタツクポインタは１だけ加えられ、
CPDAとしてスタツクが指定された場合はスタツ
クポインタは１だけ減じられる。 第３図の指令語の11〜０ビツトＺはオール０で
ある。 第４図は、CP内のレジスタとメモリ間の転送
をおこなうための命令（CPMOVE）フオーマツ
トの一例である。同時に、命令とＩビツト、ソー
スオペランド描定（SA）、デステイネーシヨンオ
ペランド描定（DA）ならびに、実際に選択され
るオペランドの関係について示す。この形式は第
２図のフオーマツトと同一であり、各フイールド
の意味は、ソースアドレスSA、デステイネーシ
ヨンアドレスDAにレジスタ直接形式を描定した
とき以外は、第２図と等しい。 すなわち、PMU内のレジスタ（整数値）とCP
内のレジスタ（浮動小数点）の転送を可能とする
ため、CPMOVE to CPR命令においてＩ＝１
（整数値）のとき、ソースオペランドとしてMPU
レジスタの指定を可能とした。またCPMOVE
from CPR命令においてＩ＝０（浮動小数点）の
ときデステイネーシヨンオペランドとしてMPU
レジスタの指定を可能とした。データ転送はそれ
ぞれ整数値でおこなわれ、整数と浮動小数点の変
換はCPがおこなう。 この他の組合せでは、レジスタ直接が指定され
た場合CPレジスタが選択される。 例えば、CPMOVE to CPR命令において、Ｉ
ビツト＝０（浮動小数点フオーマツト）のとき、
ソースオペランドとしてメモリ(M)を、デステイネ
ーシヨンオペランドとしてMPUレジスタ(R)を指
定した場合、メモリからCPレジスタ（CPR）へ
浮動小数点データが転送される。 またCPMOVE from CPR命令において、Ｉビ
ツト＝０（整数フオーマツト）でソースオペラン
ドとデステイネーシヨンオペランドの両方にレジ
スタを指定することは、禁止されている。 CPMOVE命令の指令語のフオーマツトを第５
図に示す。フオーマツトは第３図と同じである
が、MODフイールドの割付けが異なる。すなわ
ち、ビツト15、14あるいはビツト13、12において
00がCPレジスタ、01が禁止、10がメモリ、11が
MPUレジスタを表わす。MPUレジスタが指定さ
れた場合、CPは整数、浮動小数点の型変換をお
こなう。 第６図は、CP内の複数のレジスタとメモリ間
の転送をおこなう命令（CPMOVM）のフオーマ
ツトである。この命令は、６バイト長であり、先
頭の８ビツトでCPオペレーシヨンを指定し、そ
の直後に16ビツトのレジスタリスト（RL）が続
く。各フイールドの意味は、第２図のフオーマツ
トと同一である。但し、第２バイト（ビツト23〜
16）Z2はオールゼロである。 CPMOVM命令において、MPUからCPへ送る
指命語のフオーマツトを第７図に示す。18〜23ビ
ツトZ3はオールゼロである。第７図において、
アドレスモードを示すMODフイールドのビツト
19、18、17、16が、0010のときは、CPMOVEM
CPR to Memoryとなり、1000のときは、
CPMOVEM Memory to CPRとなる。これ以
外のパターンは禁止である。 第８図は、CP用の条件分岐命令（CPBcc）の
命令フオーマツトの一例である。この命令はCP
内の条件が成立するかどうかによつて分岐する命
令である。第８図において、PID、OPの意味は
第２図のフオーマツトと同一である。24〜16ビツ
トZ4はオールゼロである。デイスプレイスメン
ト・レンクスLG（Displacement Length）はデイ
スプレースメント（DISP）のサイズを示すもの
で、第８図に示すように16、32、64ビツトサイズ
を選択する。分岐の条件はCONDで表わされる。 第９図は、CPの条件分岐命令実行の際に、
MPUからCPへ送られる指令語のフオーマツトで
あり、下位６ビツトに条件CONDが指定される。
５〜23ビツトZ5はオール０である。 次に、MPUとCPが共同して処理をするために
必要な信号線について説明する。MPUの信号線
として、CPに関係するものを第１表にまとめる。
CPの信号線として、MPUとのインターフエイス
に必要な信号線を第２表にまとめる。
【表】
【表】
【表】
本発明によれば、メモリとCPのデータ転送が
１バスサイクルで実現できる。すなわち、通常の
マイクロプロセツサのメモリアクセスの信号ピン
に加え、CPS、CPCYCLピンを追加することに
より、メモリアクセスと同時に、CPS、
CPCYCLによつてCPを選択し、１バスサイクル
でのメモリとCP間の転送が可能となつた。また、
MPUのステータスレジスタのＷビツトまたは命
令中のＷビツトにより、CPからの終了信号を待
つて次の命令を実行するか、待たずに次の命令を
実行するか選択可能である。同時に、CPは条件
分岐命令の条件が成立したかどうかを信号ピンで
高速にMPUへ知らせる。 以上により、オーバヘツドが少ない、MPUと
CPのインターフエイスが実現できる。
１バスサイクルで実現できる。すなわち、通常の
マイクロプロセツサのメモリアクセスの信号ピン
に加え、CPS、CPCYCLピンを追加することに
より、メモリアクセスと同時に、CPS、
CPCYCLによつてCPを選択し、１バスサイクル
でのメモリとCP間の転送が可能となつた。また、
MPUのステータスレジスタのＷビツトまたは命
令中のＷビツトにより、CPからの終了信号を待
つて次の命令を実行するか、待たずに次の命令を
実行するか選択可能である。同時に、CPは条件
分岐命令の条件が成立したかどうかを信号ピンで
高速にMPUへ知らせる。 以上により、オーバヘツドが少ない、MPUと
CPのインターフエイスが実現できる。
第１図は全体システムブロツク図、第２図はコ
プロセツサ演算命令フオーマツトの一例、第３図
はMPUからCPへの指令語フオーマツトの一例、
第４図はコプロセツサ転送命令フオーマツトの一
例、第５図はMPUからCPへの指令語フオーマツ
トの一例、第６図はコプロセツサブロツク転送命
令フオーマツトの一例、第７図はMPUからCPへ
の指令語フオーマツトの一例、第８図はコプロセ
ツサ条件分岐命令フオーマツトの一例、第９図は
MPUからCPへの指令語フオーマツトの一例、第
１０図はコプロセツサ演算命令の実行タイミング
チヤート、第１１図は第１０図を実現するコマン
ドフエーズのフローチヤート、第１２図は第１０
図を実現するフエツチフエーズのフローチヤー
ト、第１３図は第１０図を実現するMPUの入出
力回路の一例、第１４図は第１０図を実現する
CPの入出力回路の一例、第１５図はステータス
レジスタの一例、第１６図はコプロセツサ転送命
令の実行タイミングチヤート、第１７図は第１６
図を実現するための実行フエーズのフローチヤー
ト、第１８図はコプロセツサ条件分岐命令の実行
タイミングチヤート、第１９図は第１８図のフロ
ーチヤート、第２０図は第１９図を実現するため
に必要なフリツプフロツプ回路を表わす。 １……マイクロプロセツサ、２……コプロセツ
サ、３……メモリシステム、４……アドレスバ
ス、５……データバス、１０，１４０……プログ
ラマブルロジツクアレイ、１１，１４１……フイ
ードバツクバス、１２，１４２……状態マシン、
１３……アドレス出力レジスタ、１４，１４４…
…データ出力レジスタ、１５，１６，２０，１４
６……制御線、１７……アドレス線、１８，１４
８……データ線、１９，１４９……データ入力レ
ジスタ、１５０……プロセツサ番号PID入力、１
５１……プロセツサNo.レジスタ、１５２……比較
器、１５３，１５５，１５６……信号線、１５４
……演算器、１３０……フリツプフロツプ。
プロセツサ演算命令フオーマツトの一例、第３図
はMPUからCPへの指令語フオーマツトの一例、
第４図はコプロセツサ転送命令フオーマツトの一
例、第５図はMPUからCPへの指令語フオーマツ
トの一例、第６図はコプロセツサブロツク転送命
令フオーマツトの一例、第７図はMPUからCPへ
の指令語フオーマツトの一例、第８図はコプロセ
ツサ条件分岐命令フオーマツトの一例、第９図は
MPUからCPへの指令語フオーマツトの一例、第
１０図はコプロセツサ演算命令の実行タイミング
チヤート、第１１図は第１０図を実現するコマン
ドフエーズのフローチヤート、第１２図は第１０
図を実現するフエツチフエーズのフローチヤー
ト、第１３図は第１０図を実現するMPUの入出
力回路の一例、第１４図は第１０図を実現する
CPの入出力回路の一例、第１５図はステータス
レジスタの一例、第１６図はコプロセツサ転送命
令の実行タイミングチヤート、第１７図は第１６
図を実現するための実行フエーズのフローチヤー
ト、第１８図はコプロセツサ条件分岐命令の実行
タイミングチヤート、第１９図は第１８図のフロ
ーチヤート、第２０図は第１９図を実現するため
に必要なフリツプフロツプ回路を表わす。 １……マイクロプロセツサ、２……コプロセツ
サ、３……メモリシステム、４……アドレスバ
ス、５……データバス、１０，１４０……プログ
ラマブルロジツクアレイ、１１，１４１……フイ
ードバツクバス、１２，１４２……状態マシン、
１３……アドレス出力レジスタ、１４，１４４…
…データ出力レジスタ、１５，１６，２０，１４
６……制御線、１７……アドレス線、１８，１４
８……データ線、１９，１４９……データ入力レ
ジスタ、１５０……プロセツサ番号PID入力、１
５１……プロセツサNo.レジスタ、１５２……比較
器、１５３，１５５，１５６……信号線、１５４
……演算器、１３０……フリツプフロツプ。
Claims (1)
- 【特許請求の範囲】 １ 第１のプロセツサと、 第２のプロセツサと、 メモリと、 上記第１のプロセツサと上記第２のプロセツサ
と上記メモリとを接続するアドレスバスと、 上記第１のプロセツサと上記第２のプロセツサ
と上記メモリとを接続するデータバスと、 上記第１のプロセツサと上記第２のプロセツサ
とを接続する第１の信号線とを具備してなり、 上記第２のプロセツサで処理されるべき命令を
上記第１のプロセツサがフエツチし、 上記命令に対応する指令が上記データバスを介
して上記第１のプロセツサから上記第２のプロセ
ツサへ転送され、 上記第１のプロセツサによりフエツチされる命
令はその分岐条件が上記第２のプロセツサで満た
されているか否かに依存する条件分岐命令を含
み、 ひとつのバスサイクルの間に上記第１のプロセ
ツサが上記条件分岐命令に対応した条件分岐指令
を上記データバスを介して上記第２のプロセツサ
へ転送し、 上記ひとつのバスサイクルの間に上記第２のプ
ロセツサは上記分岐条件が満たされているかを示
す第１の信号を上記第１の信号線を介して上記第
１のプロセツサへ転送することを特徴とするデー
タ処理システム。 ２ 上記第１のプロセツサと上記第２のプロセツ
サとは第２の信号線を介して接続され、 他のひとつのバスサイクルの間に上記第１のプ
ロセツサは上記アドレスバスを介してアドレス信
号を上記メモリへ転送するとともに上記第２の信
号線を介して第２の信号を上記第２のプロセツサ
へ転送し、該第２の信号は上記他のひとつのバス
サイクルは上記第２のプロセツサと上記メモリと
の間のデータ転送のためであることを示し、上記
他のひとつのバスサイクルの間にデータが上記第
２のプロセツサと上記メモリとの間で転送される
ことを特徴とする特許請求の範囲第１項に記載の
データ処理システム。 ３ 上記第１のプロセツサはマイクロプロセツサ
であり、上記第２のプロセツサはコプロセツサで
あることを特徴とする特許請求の範囲第１項また
は第２項に記載のデータ処理システム。 ４ 上記コプロセツサは数値演算を実行すること
を特徴とする特許請求の範囲第３項に記載のデー
タ処理システム。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61056844A JPS62214464A (ja) | 1986-03-17 | 1986-03-17 | データ処理システム |
| US07/021,007 US4894768A (en) | 1986-03-17 | 1987-03-02 | Data processing system with coprocessor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61056844A JPS62214464A (ja) | 1986-03-17 | 1986-03-17 | データ処理システム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62214464A JPS62214464A (ja) | 1987-09-21 |
| JPH0578863B2 true JPH0578863B2 (ja) | 1993-10-29 |
Family
ID=13038715
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61056844A Granted JPS62214464A (ja) | 1986-03-17 | 1986-03-17 | データ処理システム |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4894768A (ja) |
| JP (1) | JPS62214464A (ja) |
Families Citing this family (31)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2762441B2 (ja) * | 1987-10-30 | 1998-06-04 | 日本電気株式会社 | コプロセッサ |
| JPH0786870B2 (ja) * | 1988-04-15 | 1995-09-20 | 株式会社日立製作所 | コプロセツサのデータ転送制御方法およびその回路 |
| JP2741867B2 (ja) * | 1988-05-27 | 1998-04-22 | 株式会社日立製作所 | 情報処理システムおよびプロセツサ |
| US5210834A (en) * | 1988-06-01 | 1993-05-11 | Digital Equipment Corporation | High speed transfer of instructions from a master to a slave processor |
| US5040109A (en) * | 1988-07-20 | 1991-08-13 | Digital Equipment Corporation | Efficient protocol for communicating between asychronous devices |
| JP2754825B2 (ja) * | 1989-02-03 | 1998-05-20 | 日本電気株式会社 | マイクロプロセッサ |
| US5068821A (en) * | 1989-03-27 | 1991-11-26 | Ge Fanuc Automation North America, Inc. | Bit processor with powers flow register switches control a function block processor for execution of the current command |
| US5218711A (en) * | 1989-05-15 | 1993-06-08 | Mitsubishi Denki Kabushiki Kaisha | Microprocessor having program counter registers for its coprocessors |
| US5210870A (en) * | 1990-03-27 | 1993-05-11 | International Business Machines | Database sort and merge apparatus with multiple memory arrays having alternating access |
| US5420989A (en) * | 1991-06-12 | 1995-05-30 | Cyrix Corporation | Coprocessor interface supporting I/O or memory mapped communications |
| JP2884831B2 (ja) * | 1991-07-03 | 1999-04-19 | 株式会社日立製作所 | 処理装置 |
| JP3172214B2 (ja) * | 1991-09-30 | 2001-06-04 | 富士通株式会社 | 状態モード設定方式 |
| US5742842A (en) * | 1992-01-28 | 1998-04-21 | Fujitsu Limited | Data processing apparatus for executing a vector operation under control of a master processor |
| JP3231429B2 (ja) * | 1992-11-06 | 2001-11-19 | 株式会社日立製作所 | 中央処理装置と乗算器とを有する半導体集積回路装置 |
| CA2137488C (en) * | 1994-02-18 | 1998-09-29 | Richard I. Baum | Coexecuting method and means for performing parallel processing in conventional types of data processing systems |
| FR2719926B1 (fr) * | 1994-05-10 | 1996-06-07 | Sgs Thomson Microelectronics | Circuit électronique et procédé d'utilisation d'un coprocesseur. |
| US5805486A (en) * | 1995-11-28 | 1998-09-08 | Intel Corporation | Moderately coupled floating point and integer units |
| US5848284A (en) * | 1995-11-28 | 1998-12-08 | Intel Corporation | Method of transferring data between moderately coupled integer and floating point units |
| US6434689B2 (en) * | 1998-11-09 | 2002-08-13 | Infineon Technologies North America Corp. | Data processing unit with interface for sharing registers by a processor and a coprocessor |
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| US6754804B1 (en) * | 2000-12-29 | 2004-06-22 | Mips Technologies, Inc. | Coprocessor interface transferring multiple instructions simultaneously along with issue path designation and/or issue order designation for the instructions |
| US7237090B1 (en) | 2000-12-29 | 2007-06-26 | Mips Technologies, Inc. | Configurable out-of-order data transfer in a coprocessor interface |
| US7287147B1 (en) | 2000-12-29 | 2007-10-23 | Mips Technologies, Inc. | Configurable co-processor interface |
| US7168066B1 (en) | 2001-04-30 | 2007-01-23 | Mips Technologies, Inc. | Tracing out-of order load data |
| US6986023B2 (en) | 2002-08-09 | 2006-01-10 | Intel Corporation | Conditional execution of coprocessor instruction based on main processor arithmetic flags |
| WO2004015563A1 (en) * | 2002-08-09 | 2004-02-19 | Intel Corporation | Multimedia coprocessor control mechanism including alignment or broadcast instructions |
| US7392368B2 (en) | 2002-08-09 | 2008-06-24 | Marvell International Ltd. | Cross multiply and add instruction and multiply and subtract instruction SIMD execution on real and imaginary components of a plurality of complex data elements |
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| US20130318268A1 (en) | 2012-05-22 | 2013-11-28 | Xockets IP, LLC | Offloading of computation for rack level servers and corresponding methods and systems |
| WO2013177310A2 (en) | 2012-05-22 | 2013-11-28 | Xockets IP, LLC | Offloading of computation for rack level servers and corresponding methods and systems |
| US20140201416A1 (en) * | 2013-01-17 | 2014-07-17 | Xockets IP, LLC | Offload processor modules for connection to system memory, and corresponding methods and systems |
Family Cites Families (6)
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|---|---|---|---|---|
| US4270167A (en) * | 1978-06-30 | 1981-05-26 | Intel Corporation | Apparatus and method for cooperative and concurrent coprocessing of digital information |
| US4547849A (en) * | 1981-12-09 | 1985-10-15 | Glenn Louie | Interface between a microprocessor and a coprocessor |
| US4731736A (en) * | 1983-04-18 | 1988-03-15 | Motorola, Inc. | Method and apparatus for coordinating execution of an instruction by a selected coprocessor |
| US4598356A (en) * | 1983-12-30 | 1986-07-01 | International Business Machines Corporation | Data processing system including a main processor and a co-processor and co-processor error handling logic |
| US4648034A (en) * | 1984-08-27 | 1987-03-03 | Zilog, Inc. | Busy signal interface between master and slave processors in a computer system |
| US4777613A (en) * | 1986-04-01 | 1988-10-11 | Motorola Inc. | Floating point numeric data processor |
-
1986
- 1986-03-17 JP JP61056844A patent/JPS62214464A/ja active Granted
-
1987
- 1987-03-02 US US07/021,007 patent/US4894768A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US4894768A (en) | 1990-01-16 |
| JPS62214464A (ja) | 1987-09-21 |
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