JPS62293679A - 電界効果型半導体装置及びその製造方法 - Google Patents
電界効果型半導体装置及びその製造方法Info
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- JPS62293679A JPS62293679A JP61137179A JP13717986A JPS62293679A JP S62293679 A JPS62293679 A JP S62293679A JP 61137179 A JP61137179 A JP 61137179A JP 13717986 A JP13717986 A JP 13717986A JP S62293679 A JPS62293679 A JP S62293679A
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- Japan
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- gaas
- ingaas
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- semiconductor device
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
- H10D62/85—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group III-V materials, e.g. GaAs
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/80—FETs having rectifying junction gate electrodes
- H10D30/801—FETs having heterojunction gate electrodes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/60—Electrodes characterised by their materials
- H10D64/62—Electrodes ohmically coupled to a semiconductor
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- Electrodes Of Semiconductors (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
ム発明の詳細な説明
〔概要〕
ＩｎＧａＡｓのノンブロイ・オーミックコンタクトを用
いることにより、ゲート、ソースおよびドレイン電極を
一度のプロセスで形成することを基本とする電界効果型
半導体装置とその製造方法であり、高速、低消費電力化
を可能にする。
いることにより、ゲート、ソースおよびドレイン電極を
一度のプロセスで形成することを基本とする電界効果型
半導体装置とその製造方法であり、高速、低消費電力化
を可能にする。
本発明はセルファライン型ＧＩＬＡ８電界効果型半導体
装ｉ （ＦＥＴ）に係シ、特にその寄生抵抗を低減し、
高速、低消費電力化を可能にする素子構造およびその製
造方法に関する。
装ｉ （ＦＥＴ）に係シ、特にその寄生抵抗を低減し、
高速、低消費電力化を可能にする素子構造およびその製
造方法に関する。
最近、化合物半導体装置の開発が盛んになってきてお夕
、特に、ＧａＡ１ ＭＥＳＦＥＴ （金属−半導体電界
効果型トランジスタ）は、Ｓｌの次のトランジスタとし
て注目されている。
、特に、ＧａＡ１ ＭＥＳＦＥＴ （金属−半導体電界
効果型トランジスタ）は、Ｓｌの次のトランジスタとし
て注目されている。
第２図に従来のＧａＡｓＭＥＳＦＥＴ の要部断面構成
を示している。図において、２１が半絶縁性のＳＩ−Ｇ
ａＡｓ基板であり、その上に活性層のｎ−ＧａＡｓ層２
４が形成され、さらにソース、ドレイン領域の高濃度な
ｎ −ＧＲＡＩＬ層２２．２３が形成され、それぞれ
ソース電極Ｓ、ドレイン電極り、およびゲート電極Ｇが
形成されている。しかしこの構造では、ゲート電極に対
して、ｎ−ＧａＡｓ層２２ 、２５がセル７アラインで
形成されていないので、ゲートＧとｎ＋−ＧａＡｓ層２
２ 、２５間に寄生的抵抗が生じ、ソース抵抗が高くな
るという問題がある。また、ゲートとソース、ドレイン
間に活性層２４の比較的低抵抗のｎ−ＧａＡｓ層が出て
いるので、表面空乏層の影響で、しきい値ｖｔｈの均一
性が悪くなるという欠点が生じる。
を示している。図において、２１が半絶縁性のＳＩ−Ｇ
ａＡｓ基板であり、その上に活性層のｎ−ＧａＡｓ層２
４が形成され、さらにソース、ドレイン領域の高濃度な
ｎ −ＧＲＡＩＬ層２２．２３が形成され、それぞれ
ソース電極Ｓ、ドレイン電極り、およびゲート電極Ｇが
形成されている。しかしこの構造では、ゲート電極に対
して、ｎ−ＧａＡｓ層２２ 、２５がセル７アラインで
形成されていないので、ゲートＧとｎ＋−ＧａＡｓ層２
２ 、２５間に寄生的抵抗が生じ、ソース抵抗が高くな
るという問題がある。また、ゲートとソース、ドレイン
間に活性層２４の比較的低抵抗のｎ−ＧａＡｓ層が出て
いるので、表面空乏層の影響で、しきい値ｖｔｈの均一
性が悪くなるという欠点が生じる。
そこで、この欠点を改善する従来の方法として、第３図
に示すように、ゲートに高耐熱金属のＷＳｔ（タングス
テンシリサイド）Ｇ′を用い、それをマスクにしてソー
ス、ドレイン領域３２ 、３３用のｎ＋層をイオン注入
法で形成し、その鏡アニールを行い、ソース、ドレイン
電極領域を形成する方法がある。このセルファライン型
ＧａＡｇＭＥＳＦＩＥＴは、ゲートとソースの間かｎ
の高濃度層になっているので、抵抗が低減するとともに
、表面空乏層の影響を回避して、しきい値の変動を防止
することができる。それにより、このセルファライン型
ＧａＡｓ Ｍｇ５ＦＥＴは寄生抵抗、容量が小さくでき
、高速、低消費電力化に有利である。
に示すように、ゲートに高耐熱金属のＷＳｔ（タングス
テンシリサイド）Ｇ′を用い、それをマスクにしてソー
ス、ドレイン領域３２ 、３３用のｎ＋層をイオン注入
法で形成し、その鏡アニールを行い、ソース、ドレイン
電極領域を形成する方法がある。このセルファライン型
ＧａＡｇＭＥＳＦＩＥＴは、ゲートとソースの間かｎ
の高濃度層になっているので、抵抗が低減するとともに
、表面空乏層の影響を回避して、しきい値の変動を防止
することができる。それにより、このセルファライン型
ＧａＡｓ Ｍｇ５ＦＥＴは寄生抵抗、容量が小さくでき
、高速、低消費電力化に有利である。
しかしながら、上記改良されたセル７アライン型ＧａＡ
ｓ ＭＥＳＦＥＴは、セル７アライン化のために用いる
ソース電極のＷＳｌの抵抗が高いことから、ゲートの抵
抗が高くなるという問題がある。そこで、本発明はゲー
ト抵抗を低減するとともに、プロセスが容易なセル７ア
ライン型Ｇｓ＋Ａａ Ｍｇ５ＦＥＴを提供しようとする
ものである。
ｓ ＭＥＳＦＥＴは、セル７アライン化のために用いる
ソース電極のＷＳｌの抵抗が高いことから、ゲートの抵
抗が高くなるという問題がある。そこで、本発明はゲー
ト抵抗を低減するとともに、プロセスが容易なセル７ア
ライン型Ｇｓ＋Ａａ Ｍｇ５ＦＥＴを提供しようとする
ものである。
本発明は上記問題点を解決するために、ＩｎＧａＡｓの
ノンアロイ・オーミックコンタクトを用いることにより
、ゲート、ソースおよびドレイン電極を一度のプロセス
で形成することを基本とするセル７アライン型ＧａＡ＠
ＭＥＳＦＥＴを提供するものである。
ノンアロイ・オーミックコンタクトを用いることにより
、ゲート、ソースおよびドレイン電極を一度のプロセス
で形成することを基本とするセル７アライン型ＧａＡ＠
ＭＥＳＦＥＴを提供するものである。
ＩｎＧａＡｓは金属電極とノンアロイで極めて良好なオ
ーミックコンタクトを形成することができる。
ーミックコンタクトを形成することができる。
そこで、本発明においては、これに着目して、ソース、
ドレインの電極部に１ｎＧａＡｓを用いることにより、
ゲート電極の形成とソース、ドレインの金属電極に同一
金属を用い、同一プロセスで形成することを可能にした
。ノンアロイなので、ゲート電極形成後の熱処理がない
ので、しきい値の変動がなく、また、ソース、ドレイン
、ゲートの各電極間の距離を正確に規定することができ
、製造歩留を向上すると共に、素子の高速、低消費電力
化を可能にすることができる。
ドレインの電極部に１ｎＧａＡｓを用いることにより、
ゲート電極の形成とソース、ドレインの金属電極に同一
金属を用い、同一プロセスで形成することを可能にした
。ノンアロイなので、ゲート電極形成後の熱処理がない
ので、しきい値の変動がなく、また、ソース、ドレイン
、ゲートの各電極間の距離を正確に規定することができ
、製造歩留を向上すると共に、素子の高速、低消費電力
化を可能にすることができる。
第１図に本発明の実施例の素子の製造工程の断面図を示
してお勺、以下これを用いて、本発明をさらに詳細に説
明する。
してお勺、以下これを用いて、本発明をさらに詳細に説
明する。
第１図（Ａ）参照
まず、ＧａＡｓ半絶縁性基板１上に、次の層を順次形成
する。
する。
２・・・ｎ−Ｇ凰Ａ８層
厚さｓｏｏ Ｘ
キャリア濃度Ｉ Ｘ １０”／ ｃｄ
３ ・＝ ｎ −ＡｔＧａＡｓ層
厚さ５人
キャリア濃度Ｉ Ｘ １０”／ ｃｄｌＡ Ｌｚ Ｇ
ａ Ｉ −Ｘ Ａ ｓ と表すときのＸ＝α３４− ｎ
＋−ＩｎＧａＡｓ層 厚さ２０００ Ａ キャリア濃度Ｉ Ｘ １０ ”／ ｃｒＡＩｎ、 Ｇｔ
ｌ−、Ａｍとしたときのｙ ＝ ａ、ｓ第１図（Ｂ）参
照 その後、ゲート電極部をレジストパターン５をマスクに
用いて、ｃｃｔ、ｙ、で選択エツチングして窓開けする
。エツチングはＡｔＧｉＡａ３でストップする。
ａ Ｉ −Ｘ Ａ ｓ と表すときのＸ＝α３４− ｎ
＋−ＩｎＧａＡｓ層 厚さ２０００ Ａ キャリア濃度Ｉ Ｘ １０ ”／ ｃｒＡＩｎ、 Ｇｔ
ｌ−、Ａｍとしたときのｙ ＝ ａ、ｓ第１図（Ｂ）参
照 その後、ゲート電極部をレジストパターン５をマスクに
用いて、ｃｃｔ、ｙ、で選択エツチングして窓開けする
。エツチングはＡｔＧｉＡａ３でストップする。
第１図（Ｃ）参照
次に、１回の１スク合わせてＣｒ ／ Ａ ｕによシ、
ソース電極Ｓ、ドレイン電砥りのオーミックコンタクト
およびゲート電極Ｇを一度に形成する。
ソース電極Ｓ、ドレイン電砥りのオーミックコンタクト
およびゲート電極Ｇを一度に形成する。
それには、例えば、Ｃｒ（クローム）をＥガン蒸着（電
子銃蒸着）で５００＾の厚さに付着し、次に抵抗加熱式
の通常の蒸着でＡｕを３０００ Ｈの厚さに付着し、バ
ターニングして各電極な形成すれば良い。この場合、従
来のＡｕＧ・／Ａｕのように、蒸着後アロイの熱処理を
行わなくても極めて低抵抗のオーミックコンタクトを形
成することができるため、ゲート電極は熱処理を受ける
ことがなく、シきい値ｖｔｈの変動が生じることがない
。
子銃蒸着）で５００＾の厚さに付着し、次に抵抗加熱式
の通常の蒸着でＡｕを３０００ Ｈの厚さに付着し、バ
ターニングして各電極な形成すれば良い。この場合、従
来のＡｕＧ・／Ａｕのように、蒸着後アロイの熱処理を
行わなくても極めて低抵抗のオーミックコンタクトを形
成することができるため、ゲート電極は熱処理を受ける
ことがなく、シきい値ｖｔｈの変動が生じることがない
。
ｎ＋−ＩｎＧａＡｓに対して、Ｃｒ ／ Ａｕはノンア
ロイで極めて低抵抗のオーミックコンタクトを形成でき
、１×１０″″′〜１０−８０−という低いコンタクト
抵抗を形成できる。
ロイで極めて低抵抗のオーミックコンタクトを形成でき
、１×１０″″′〜１０−８０−という低いコンタクト
抵抗を形成できる。
以上のように１回のマスク合わせで、ゲート。
ソースおよびドレイン電極相互がセルファライン的に形
成されたＦＥＴを作製することができ、プロセスも容易
化できる。また、ゲート電極Ｇとソース、ドレイン電極
を構成するｎ＋−ＩｎＧａＡｓ層４との間隔は高精度の
ステッパによシ０１μｍ程度に近接して形成可能でおる
。
成されたＦＥＴを作製することができ、プロセスも容易
化できる。また、ゲート電極Ｇとソース、ドレイン電極
を構成するｎ＋−ＩｎＧａＡｓ層４との間隔は高精度の
ステッパによシ０１μｍ程度に近接して形成可能でおる
。
なお、上記実施例では、ソース、ドレイン電極およびゲ
ート電極の金属として、Ｃｒ／Ａｕを示したが、本発明
はこれに限らず、他の金属材料を用いることが可能でら
シ、例えばＴｉＰｔＡｕ、 Ａｕ、 Ａｔ等を用いるこ
とができ、従来セルファライン型とするために用いてい
るＷＳｌよシ低抗が（１００分の１程度）小さな材料を
ゲートに用いることが可能となる。
ート電極の金属として、Ｃｒ／Ａｕを示したが、本発明
はこれに限らず、他の金属材料を用いることが可能でら
シ、例えばＴｉＰｔＡｕ、 Ａｕ、 Ａｔ等を用いるこ
とができ、従来セルファライン型とするために用いてい
るＷＳｌよシ低抗が（１００分の１程度）小さな材料を
ゲートに用いることが可能となる。
以上のように、本発明によれば、ＩｎＧａＡｓをオーミ
ックコンタクト形成用半導体層に用いることによシ、蒸
着後アロイの熱処理を行わなくても極めて低抵抗のオー
ミックコンタクトを形成することができるため、１回の
マスク合わせで、ゲート。
ックコンタクト形成用半導体層に用いることによシ、蒸
着後アロイの熱処理を行わなくても極めて低抵抗のオー
ミックコンタクトを形成することができるため、１回の
マスク合わせで、ゲート。
ソースおよびドレイン電極相互がセルファライン的に形
成されたＦｇＴを作製することができ、プロセスも容易
化できる。また、ゲート電極はアロイの熱処理を受けな
いため、しきい値ｖｔｈの変動が生じることがない。ま
た、従来のセル７アライン型のＧａＡｓＭＥＳＦεＴよ
シ低抵抗なゲート電極材料の採用を可能とする。
成されたＦｇＴを作製することができ、プロセスも容易
化できる。また、ゲート電極はアロイの熱処理を受けな
いため、しきい値ｖｔｈの変動が生じることがない。ま
た、従来のセル７アライン型のＧａＡｓＭＥＳＦεＴよ
シ低抵抗なゲート電極材料の採用を可能とする。
第１図（Ａ）〜（Ｃ）は本発明の実施例の素子製造工程
の断面図、 第２図は従来例１の素子断面図、 第５図は従来例２の素子断面図である。 １・・・ＧａＡｇ半絶嶽性基、仮 ’ｌ −・−ｎ −ＧＩＡＢ １１ ３ ＝・ｎ −ＡＬＧａＡｓ層 ４ ・ ｎ＋−ＩｎＧａＡ＠層 ５・・・レジストパターン Ｓ・・・ソース電極 ｐ・・・ドレイン電極 Ｇ・・・ゲート電極
の断面図、 第２図は従来例１の素子断面図、 第５図は従来例２の素子断面図である。 １・・・ＧａＡｇ半絶嶽性基、仮 ’ｌ −・−ｎ −ＧＩＡＢ １１ ３ ＝・ｎ −ＡＬＧａＡｓ層 ４ ・ ｎ＋−ＩｎＧａＡ＠層 ５・・・レジストパターン Ｓ・・・ソース電極 ｐ・・・ドレイン電極 Ｇ・・・ゲート電極
Claims (2)
- （１）一導伝型のＧａＡｓを活性層とした電界効果型半
導体装置において、 該活性層上にＧａＡｓと格子整合する一導伝型の高濃度
ＩｎＧａＡｓ層からなるソースおよびドレインのコンタ
クト領域を有し、該各々のコンタクト領域を構成するＩ
ｎＧａＡｓ層上およびＧａＡｓ活性層上に同一金属材料
からなる電極が形成されてなることを特徴とする電界効
果型半導体装置。 - （２）基板上に活性層の一導伝型ＧａＡｓ層を形成し、
該ＧａＡｓ層上に一導伝型の高濃度ＩｎＧａＡｓ層を形
成し、該ＩｎＧａＡｓ層のゲート領域部分を除去し、そ
の後、該ゲート領域および該ＩｎＧａＡｓ層上に同一金
属材料を付着し、ソース、ドレイン電極およびゲート電
極を同時にノンアロイで形成する工程を有することを特
徴とする電界効果型半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61137179A JP2645993B2 (ja) | 1986-06-12 | 1986-06-12 | 電界効果型半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61137179A JP2645993B2 (ja) | 1986-06-12 | 1986-06-12 | 電界効果型半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62293679A true JPS62293679A (ja) | 1987-12-21 |
| JP2645993B2 JP2645993B2 (ja) | 1997-08-25 |
Family
ID=15192658
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61137179A Expired - Lifetime JP2645993B2 (ja) | 1986-06-12 | 1986-06-12 | 電界効果型半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2645993B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01179461A (ja) * | 1988-01-07 | 1989-07-17 | Fujitsu Ltd | 電界効果型トランジスタ |
| JPH05198598A (ja) * | 1992-01-22 | 1993-08-06 | Mitsubishi Electric Corp | 化合物半導体装置及びその製造方法 |
| EP0510705A3 (ja) * | 1991-04-26 | 1995-05-24 | Sumitomo Electric Industries |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56131965A (en) * | 1980-02-15 | 1981-10-15 | Siemens Ag | Method of producing semiconductor device |
| JPS59123272A (ja) * | 1982-12-28 | 1984-07-17 | Fujitsu Ltd | 化合物半導体装置 |
-
1986
- 1986-06-12 JP JP61137179A patent/JP2645993B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56131965A (en) * | 1980-02-15 | 1981-10-15 | Siemens Ag | Method of producing semiconductor device |
| JPS59123272A (ja) * | 1982-12-28 | 1984-07-17 | Fujitsu Ltd | 化合物半導体装置 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01179461A (ja) * | 1988-01-07 | 1989-07-17 | Fujitsu Ltd | 電界効果型トランジスタ |
| EP0510705A3 (ja) * | 1991-04-26 | 1995-05-24 | Sumitomo Electric Industries | |
| JPH05198598A (ja) * | 1992-01-22 | 1993-08-06 | Mitsubishi Electric Corp | 化合物半導体装置及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2645993B2 (ja) | 1997-08-25 |
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