JPH05198598A - 化合物半導体装置及びその製造方法 - Google Patents
化合物半導体装置及びその製造方法Info
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- JPH05198598A JPH05198598A JP4032740A JP3274092A JPH05198598A JP H05198598 A JPH05198598 A JP H05198598A JP 4032740 A JP4032740 A JP 4032740A JP 3274092 A JP3274092 A JP 3274092A JP H05198598 A JPH05198598 A JP H05198598A
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/015—Manufacture or treatment of FETs having heterojunction interface channels or heterojunction gate electrodes, e.g. HEMT
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/40—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels
- H10D30/47—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels having two-dimensional [2D] charge carrier gas channels, e.g. nanoribbon FETs or high electron mobility transistors [HEMT]
- H10D30/471—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT]
- H10D30/475—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] having wider bandgap layer formed on top of lower bandgap active layer, e.g. undoped barrier HEMTs such as i-AlGaN/GaN HEMTs
- H10D30/4755—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] having wider bandgap layer formed on top of lower bandgap active layer, e.g. undoped barrier HEMTs such as i-AlGaN/GaN HEMTs having wide bandgap charge-carrier supplying layers, e.g. modulation doped HEMTs such as n-AlGaAs/GaAs HEMTs
-
- H—ELECTRICITY
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D64/01—Manufacture or treatment
- H10D64/012—Manufacture or treatment of electrodes comprising a Schottky barrier to a semiconductor
- H10D64/0124—Manufacture or treatment of electrodes comprising a Schottky barrier to a semiconductor to Group III-V semiconductors
- H10D64/0125—Manufacture or treatment of electrodes comprising a Schottky barrier to a semiconductor to Group III-V semiconductors characterised by the sectional shape, e.g. T or inverted T
Landscapes
- Junction Field-Effect Transistors (AREA)
- Electrodes Of Semiconductors (AREA)
- Drying Of Semiconductors (AREA)
Abstract
(57)【要約】
【目的】 電界効果型の化合物半導体装置において、寄
生ソース抵抗が低く、かつ、特性，信頼性に優れたもの
を得る。 【構成】 エピタキシャル層の最上層にノンアロイオー
ミックを形成しうる半導体層５を成長し、その上に化学
的エッチングが容易なオーミック電極６，絶縁膜７を堆
積した後、ゲート形成領域に化学的エッチングにより活
性層領域が露出する開口１１を形成し、この後開口側壁
に絶縁膜サイドウォール８を形成し、さらにオーミック
電極上の絶縁膜と上記サイドウォールで画定されるゲー
ト電極９，１０を形成する。 【効果】 ゲート電極とオーミック電極を絶縁膜サイド
ウォール厚まで近接させることが可能で、ソース抵抗を
低減でき、また、開口形成時に機能層にダメージを与え
ることがないため特性，信頼性に優れたものを実現でき
る。
生ソース抵抗が低く、かつ、特性，信頼性に優れたもの
を得る。 【構成】 エピタキシャル層の最上層にノンアロイオー
ミックを形成しうる半導体層５を成長し、その上に化学
的エッチングが容易なオーミック電極６，絶縁膜７を堆
積した後、ゲート形成領域に化学的エッチングにより活
性層領域が露出する開口１１を形成し、この後開口側壁
に絶縁膜サイドウォール８を形成し、さらにオーミック
電極上の絶縁膜と上記サイドウォールで画定されるゲー
ト電極９，１０を形成する。 【効果】 ゲート電極とオーミック電極を絶縁膜サイド
ウォール厚まで近接させることが可能で、ソース抵抗を
低減でき、また、開口形成時に機能層にダメージを与え
ることがないため特性，信頼性に優れたものを実現でき
る。
Description
【０００１】
【産業上の利用分野】この発明は、化合物半導体基板上
に形成される電界効果型半導体装置及びその製造方法に
関するものである。
に形成される電界効果型半導体装置及びその製造方法に
関するものである。
【０００２】
【従来の技術】電界効果型の半導体装置の特性向上にお
いては、ゲート電極とソース電極間の距離を短縮するこ
とによるソース抵抗の低減、及び寄生抵抗であるゲート
抵抗の低減が重要である。
いては、ゲート電極とソース電極間の距離を短縮するこ
とによるソース抵抗の低減、及び寄生抵抗であるゲート
抵抗の低減が重要である。
【０００３】図３は、例えば特開昭６３−１７４３７４
号公報に示された従来の電界効果型半導体装置の製造方
法をその製造フローに従った断面図で示したものであ
る。図において、２１は半絶縁性ＧａＡｓ基板である。
２２はノンドープＧａＡｓ層、２３はｎ型ＡｌＧａＡｓ
層、２４はｎ型ＧａＡｓ層であり、これらの半導体層は
基板２１上に順次積層配置される。また２６は第１の絶
縁膜であり、この第１の絶縁膜２６にはレジストマスク
２７を用いて開口２６ａが形成される。またｎ型ＧａＡ
ｓ層２４には開口２６ａを通してリセス構造２４Ｒが形
成される。２８は第２の絶縁膜であり、これはエッチバ
ックされて側壁２８Ｗとなる。２９は下層ゲート電極３
０の蒸着リフトオフに用いられるレジストマスクであ
る。２５はオーミック電極であり、２５′はオーミック
電極２５と同時に下層ゲート電極３０上に形成される上
層ゲート電極である。
号公報に示された従来の電界効果型半導体装置の製造方
法をその製造フローに従った断面図で示したものであ
る。図において、２１は半絶縁性ＧａＡｓ基板である。
２２はノンドープＧａＡｓ層、２３はｎ型ＡｌＧａＡｓ
層、２４はｎ型ＧａＡｓ層であり、これらの半導体層は
基板２１上に順次積層配置される。また２６は第１の絶
縁膜であり、この第１の絶縁膜２６にはレジストマスク
２７を用いて開口２６ａが形成される。またｎ型ＧａＡ
ｓ層２４には開口２６ａを通してリセス構造２４Ｒが形
成される。２８は第２の絶縁膜であり、これはエッチバ
ックされて側壁２８Ｗとなる。２９は下層ゲート電極３
０の蒸着リフトオフに用いられるレジストマスクであ
る。２５はオーミック電極であり、２５′はオーミック
電極２５と同時に下層ゲート電極３０上に形成される上
層ゲート電極である。
【０００４】次に、製造工程について説明する。半絶縁
性ＧａＡｓ基板２１上に厚さ０．５〜１μｍ程度のノン
ドープＧａＡｓ層２２，シリコンを２×１０18cm-3程度
にドープした厚さ４０ｎｍ程度のｎ型ＡｌＧａＡｓ層２
３及びこれと同程度以上にシリコンをドープした厚さ１
２０ｎｍ程度のｎ型ＧａＡｓ層２４をＭＢＥ法またはＭ
ＯＣＶＤ法で順次エピタキシャル成長する。このノンド
ープＧａＡｓ層２２のｎ型ＡｌＧａＡｓ層２３とのヘテ
ロ接合界面近傍に２次元電子ガス２２ｅが形成される。
性ＧａＡｓ基板２１上に厚さ０．５〜１μｍ程度のノン
ドープＧａＡｓ層２２，シリコンを２×１０18cm-3程度
にドープした厚さ４０ｎｍ程度のｎ型ＡｌＧａＡｓ層２
３及びこれと同程度以上にシリコンをドープした厚さ１
２０ｎｍ程度のｎ型ＧａＡｓ層２４をＭＢＥ法またはＭ
ＯＣＶＤ法で順次エピタキシャル成長する。このノンド
ープＧａＡｓ層２２のｎ型ＡｌＧａＡｓ層２３とのヘテ
ロ接合界面近傍に２次元電子ガス２２ｅが形成される。
【０００５】次に、ｎ型ＧａＡｓ層２４上に第１の絶縁
膜２６として例えば厚さ０．３μｍ程度のシリコン酸化
膜（ＳｉＯ2 ）をＣＶＤ法等により堆積する。さらに、
第１の絶縁膜２６上にレジストマスク２７を塗布し、ゲ
ート形成位置にストライプ状の開口を形成する。そし
て、このレジストマスク２７をマスクとして、例えばＣ
ＨＦ3 ，ＣＦ4 等により第１の絶縁膜２６をドライエッ
チングして、図３(a) に示すように、開口部２６ａを形
成する。この開口部２６ａの幅l は例えば０．５μｍで
ある。
膜２６として例えば厚さ０．３μｍ程度のシリコン酸化
膜（ＳｉＯ2 ）をＣＶＤ法等により堆積する。さらに、
第１の絶縁膜２６上にレジストマスク２７を塗布し、ゲ
ート形成位置にストライプ状の開口を形成する。そし
て、このレジストマスク２７をマスクとして、例えばＣ
ＨＦ3 ，ＣＦ4 等により第１の絶縁膜２６をドライエッ
チングして、図３(a) に示すように、開口部２６ａを形
成する。この開口部２６ａの幅l は例えば０．５μｍで
ある。
【０００６】次に、図３(b) の工程において、レジスト
マスク２７及び第１の絶縁膜２６をマスクにして、例え
ばＣＣｌ2 Ｆ2 によるリアクティブイオンエッチング
（ＲＩＥ）、あるいは弗酸と過酸化水素水によるウエッ
トエッチング等を行い、例えば深さが開口部２６ａ下で
０．１μｍ，ＳｉＯ2 膜２６下への最大サイドエッチン
グ幅０．１μｍ、従って幅Ｌが０．７μｍ程度のリセス
構造２４Ｒをｎ型ＧａＡｓ層２４に形成する。
マスク２７及び第１の絶縁膜２６をマスクにして、例え
ばＣＣｌ2 Ｆ2 によるリアクティブイオンエッチング
（ＲＩＥ）、あるいは弗酸と過酸化水素水によるウエッ
トエッチング等を行い、例えば深さが開口部２６ａ下で
０．１μｍ，ＳｉＯ2 膜２６下への最大サイドエッチン
グ幅０．１μｍ、従って幅Ｌが０．７μｍ程度のリセス
構造２４Ｒをｎ型ＧａＡｓ層２４に形成する。
【０００７】レジストマスク２７を剥離した後、図３
(c) に示すように、ウエハ全面にプラズマＣＶＤ法等に
より第２の絶縁膜２８としてＳｉＯ2 を再度堆積する。
このＳｉＯ2 膜２８は図に示すようにリセス構造２４Ｒ
のサイドエッチング部分を充填している。
(c) に示すように、ウエハ全面にプラズマＣＶＤ法等に
より第２の絶縁膜２８としてＳｉＯ2 を再度堆積する。
このＳｉＯ2 膜２８は図に示すようにリセス構造２４Ｒ
のサイドエッチング部分を充填している。
【０００８】この後、ＲＩＥ等によりウエハ面に対して
垂直方向に第２の絶縁膜２８をエッチングして、図３
(d) に示すように、側壁２８Ｗを残すように開口２８ａ
を形成する。開口部２８ａの幅l は０．２５μｍ程度で
ある。
垂直方向に第２の絶縁膜２８をエッチングして、図３
(d) に示すように、側壁２８Ｗを残すように開口２８ａ
を形成する。開口部２８ａの幅l は０．２５μｍ程度で
ある。
【０００９】次に、図３(e) に示すように、第１の絶縁
膜２６上に開口幅が１μｍ程度の逆テーパ状の開口を形
成したレジストマスク２９を設け、このレジストマスク
２９をマスクにして、ゲート電極用金属層として例えば
チタン／白金／金（Ｔｉ／Ｐｔ／Ａｕ）を厚さ０．５μ
ｍ程度堆積して下層ゲート電極３０を形成する。このと
き開口外のレジストマスク２９上にはゲート金属層３
０′が堆積する。
膜２６上に開口幅が１μｍ程度の逆テーパ状の開口を形
成したレジストマスク２９を設け、このレジストマスク
２９をマスクにして、ゲート電極用金属層として例えば
チタン／白金／金（Ｔｉ／Ｐｔ／Ａｕ）を厚さ０．５μ
ｍ程度堆積して下層ゲート電極３０を形成する。このと
き開口外のレジストマスク２９上にはゲート金属層３
０′が堆積する。
【００１０】この後レジストマスク２９をアセトンによ
り除去してゲート金属層３０′をリフトオフし、さらに
第１の絶縁膜２６を、下層ゲート電極３０をマスクにし
てＲＩＥで除去する。この後、オーミックコンタクト電
極層として例えば金ゲルマニウム／ニッケル／金（Ａｕ
Ｇｅ／Ｎｉ／Ａｕ）を堆積した後、熱処理を行って、図
３(f) に示すように、半導体層との間の合金化領域２５
Ａが２次元電子ガス２２ｅに達するソース・ドレイン電
極２５を形成する。ここでは、下層ゲート電極３０上に
もＡｕＧｅ／Ｎｉ／Ａｕ層が上層ゲート電極２５′とし
て堆積する。
り除去してゲート金属層３０′をリフトオフし、さらに
第１の絶縁膜２６を、下層ゲート電極３０をマスクにし
てＲＩＥで除去する。この後、オーミックコンタクト電
極層として例えば金ゲルマニウム／ニッケル／金（Ａｕ
Ｇｅ／Ｎｉ／Ａｕ）を堆積した後、熱処理を行って、図
３(f) に示すように、半導体層との間の合金化領域２５
Ａが２次元電子ガス２２ｅに達するソース・ドレイン電
極２５を形成する。ここでは、下層ゲート電極３０上に
もＡｕＧｅ／Ｎｉ／Ａｕ層が上層ゲート電極２５′とし
て堆積する。
【００１１】このように本従来例では、ゲート電極をマ
スクとしてソース・ドレイン電極を蒸着しているため、
ソース・ドレイン電極とゲート電極を整合して近接させ
ることが可能で、寄生抵抗であるソース抵抗を低減する
ことができる。また、ゲート電極３０上にもオーミック
電極メタルが形成されるため、寄生抵抗のゲート抵抗も
同時に低減することができる。
スクとしてソース・ドレイン電極を蒸着しているため、
ソース・ドレイン電極とゲート電極を整合して近接させ
ることが可能で、寄生抵抗であるソース抵抗を低減する
ことができる。また、ゲート電極３０上にもオーミック
電極メタルが形成されるため、寄生抵抗のゲート抵抗も
同時に低減することができる。
【００１２】しかし、この半導体装置の製造方法では、
ゲート電極をマスクとしてオーミック電極（ソース・ド
レイン電極）を蒸着しているため、ゲート寄生抵抗をさ
らに低減するためにオーミック電極をさらに厚くする
と、図４(a) に示すように、ゲート電極とオーミック電
極が短絡するという問題点がある。また、ゲート・オー
ミック電極間の距離は、ゲート上部の寸法で規定される
ことになり、写真製版精度及びゲート電極加工精度で、
その最小値が規定され、それ以下にすることができない
という問題点がある。さらには、ゲート電極を形成する
際にマスクとして用いるレジストマスク２９のパターン
の位置ずれにより図４(b) に示すようにゲート・ソース
間距離が変化し、これによりソース抵抗が変動するとい
う問題点がある。
ゲート電極をマスクとしてオーミック電極（ソース・ド
レイン電極）を蒸着しているため、ゲート寄生抵抗をさ
らに低減するためにオーミック電極をさらに厚くする
と、図４(a) に示すように、ゲート電極とオーミック電
極が短絡するという問題点がある。また、ゲート・オー
ミック電極間の距離は、ゲート上部の寸法で規定される
ことになり、写真製版精度及びゲート電極加工精度で、
その最小値が規定され、それ以下にすることができない
という問題点がある。さらには、ゲート電極を形成する
際にマスクとして用いるレジストマスク２９のパターン
の位置ずれにより図４(b) に示すようにゲート・ソース
間距離が変化し、これによりソース抵抗が変動するとい
う問題点がある。
【００１３】図５は特開平１−１３３３７５号公報に開
示された従来の他のＭＥＳＦＥＴの構造を示す図であ
り、図６はその製造工程を示す断面工程図である。図５
において、４０は半絶縁性ＧａＡｓ基板であり、ドーピ
ング層４１は半絶縁性ＧａＡｓ基板４０の表面部に形成
される。ドーピング層４１上にはこれとオーミック接合
する第１の金属層４２が形成され、金属層４２上には絶
縁膜４３が配置される。ドーピング層４１，金属層４
２，及び絶縁膜４３に設けられた溝部４８の側壁には絶
縁膜サイドウォール４５′が形成される。ゲート電極４
７′は、サイドウォール４５′間のドーピング層４１に
形成された溝４９上，サイドウォール４５′上，及び絶
縁膜４３上に配置される。
示された従来の他のＭＥＳＦＥＴの構造を示す図であ
り、図６はその製造工程を示す断面工程図である。図５
において、４０は半絶縁性ＧａＡｓ基板であり、ドーピ
ング層４１は半絶縁性ＧａＡｓ基板４０の表面部に形成
される。ドーピング層４１上にはこれとオーミック接合
する第１の金属層４２が形成され、金属層４２上には絶
縁膜４３が配置される。ドーピング層４１，金属層４
２，及び絶縁膜４３に設けられた溝部４８の側壁には絶
縁膜サイドウォール４５′が形成される。ゲート電極４
７′は、サイドウォール４５′間のドーピング層４１に
形成された溝４９上，サイドウォール４５′上，及び絶
縁膜４３上に配置される。
【００１４】以下、製造工程を図６に沿って説明する。
まず、半絶縁性ＧａＡｓ基板４０の表面部に選択イオン
注入によりドーピング層４１を形成する。この際、選択
イオン注入により基板結晶内に格子欠陥が生じるため、
アニールによる回復処理が行われる。この後ドーピング
層４１上全面に、加熱処理により基板の半導体材料とア
ロイ化しオーミック接触を形成する金属層４２を蒸着堆
積する。そして堆積された金属層４２上全面にＳｉＯ2
層４３を形成する。上述のようにして形成されたウエハ
上に、ゲート形成領域に対応する位置に開口を有するレ
ジスト４４をパターニングし、このレジストパターン４
４をマスクとして図６(a) 中の矢印に示すように異方性
エッチングを行う。この異方性エッチングは図６(a) 中
の一点鎖線に示す位置、即ち、ドーピング層４１に達す
るまで行い、図６(b) に示すように溝４８を形成する。
エッチング工程の後、レジスト４４を除去し、ウエハ全
面に絶縁膜層４５を形成する。この絶縁膜層４５の一部
を、図６(c) に示すように、ウエハ表面に対して垂直方
向に異方性エッチングする。この異方性エッチングによ
り、絶縁膜層４５は図６(c) 中の一点鎖線に示す位置ま
でエッチバックされ、図６(d) に示すように溝４８側面
にサイドウォール４５′が形成される。この異方性エッ
チングの際には、ドーピング層４１上にさらなる溝４９
が形成される。この後、絶縁膜４３上にゲート電極形成
領域に開口を有するレジストマスク４６を設け、このレ
ジストマスク４６をマスクにして、図６(e) に示すよう
に、ゲート電極金属４７を蒸着する。そしてレジストマ
スク４６上に堆積したゲート金属をレジストマスクとと
もにリフトオフ除去することにより、図６(f) に示すよ
うにゲート電極４７′を形成する。
まず、半絶縁性ＧａＡｓ基板４０の表面部に選択イオン
注入によりドーピング層４１を形成する。この際、選択
イオン注入により基板結晶内に格子欠陥が生じるため、
アニールによる回復処理が行われる。この後ドーピング
層４１上全面に、加熱処理により基板の半導体材料とア
ロイ化しオーミック接触を形成する金属層４２を蒸着堆
積する。そして堆積された金属層４２上全面にＳｉＯ2
層４３を形成する。上述のようにして形成されたウエハ
上に、ゲート形成領域に対応する位置に開口を有するレ
ジスト４４をパターニングし、このレジストパターン４
４をマスクとして図６(a) 中の矢印に示すように異方性
エッチングを行う。この異方性エッチングは図６(a) 中
の一点鎖線に示す位置、即ち、ドーピング層４１に達す
るまで行い、図６(b) に示すように溝４８を形成する。
エッチング工程の後、レジスト４４を除去し、ウエハ全
面に絶縁膜層４５を形成する。この絶縁膜層４５の一部
を、図６(c) に示すように、ウエハ表面に対して垂直方
向に異方性エッチングする。この異方性エッチングによ
り、絶縁膜層４５は図６(c) 中の一点鎖線に示す位置ま
でエッチバックされ、図６(d) に示すように溝４８側面
にサイドウォール４５′が形成される。この異方性エッ
チングの際には、ドーピング層４１上にさらなる溝４９
が形成される。この後、絶縁膜４３上にゲート電極形成
領域に開口を有するレジストマスク４６を設け、このレ
ジストマスク４６をマスクにして、図６(e) に示すよう
に、ゲート電極金属４７を蒸着する。そしてレジストマ
スク４６上に堆積したゲート金属をレジストマスクとと
もにリフトオフ除去することにより、図６(f) に示すよ
うにゲート電極４７′を形成する。
【００１５】この従来例によれば、ゲート電極とソース
電極を自己整合的に形成でき、かつゲート・オーミック
電極間の距離を絶縁膜のサイドウォール厚まで近接でき
るので、写真製版精度及びゲート電極加工精度で、その
最小値が規定されることがなく、ソース抵抗を低減でき
る。また、ゲート電極を形成する際のマスクのパターン
の位置ずれがゲート・ソース間距離に影響を与えないの
で、パターンの位置ずれによるソース抵抗の変動を防止
できる。さらに、ソース・ドレイン電極厚とゲート電極
厚を全く独立に設定できるので、ゲート抵抗の低減が容
易である。
電極を自己整合的に形成でき、かつゲート・オーミック
電極間の距離を絶縁膜のサイドウォール厚まで近接でき
るので、写真製版精度及びゲート電極加工精度で、その
最小値が規定されることがなく、ソース抵抗を低減でき
る。また、ゲート電極を形成する際のマスクのパターン
の位置ずれがゲート・ソース間距離に影響を与えないの
で、パターンの位置ずれによるソース抵抗の変動を防止
できる。さらに、ソース・ドレイン電極厚とゲート電極
厚を全く独立に設定できるので、ゲート抵抗の低減が容
易である。
【００１６】
【発明が解決しようとする課題】しかし、図５に示す従
来例では、ドーピング層とオーミック接触するアロイ化
電極として化学エッチングではパターニングしにくい金
を含む合金を用いるため、図６(a) のエッチング工程に
おいて、電極部分のエッチングにスパッタエッチ，又は
イオンミリング等の物理的エッチング方法を用いること
となる。このためパターニングの際に下層のドーピング
層にダメージを与えることとなり、装置の特性，信頼性
を劣化するという問題点があった。
来例では、ドーピング層とオーミック接触するアロイ化
電極として化学エッチングではパターニングしにくい金
を含む合金を用いるため、図６(a) のエッチング工程に
おいて、電極部分のエッチングにスパッタエッチ，又は
イオンミリング等の物理的エッチング方法を用いること
となる。このためパターニングの際に下層のドーピング
層にダメージを与えることとなり、装置の特性，信頼性
を劣化するという問題点があった。
【００１７】この発明は上記のような問題点を解消する
ためになされたもので、ゲート電極の厚みがオーミック
電極厚とは独立に制御され、かつオーミック電極がゲー
ト電極に対して自己整合的に形成されているとともに、
優れた特性，信頼性を有する化合物半導体装置およびそ
の製造方法を提供することを目的とする。
ためになされたもので、ゲート電極の厚みがオーミック
電極厚とは独立に制御され、かつオーミック電極がゲー
ト電極に対して自己整合的に形成されているとともに、
優れた特性，信頼性を有する化合物半導体装置およびそ
の製造方法を提供することを目的とする。
【００１８】
【課題を解決するための手段】この発明に係る化合物半
導体装置は、半絶縁性化合物半導体基板上に形成された
最上層がノンアロイでオーミック接触を形成できる半導
体層である化合物半導体エピタキシャル成長層と、上記
ノンアロイでオーミック接触を形成できる半導体層上に
形成された化学的エッチングが容易な材料からなるオー
ミック電極と、該オーミック電極上に形成された第１の
絶縁膜と、少なくとも上記第１の絶縁膜，上記オーミッ
ク電極，及び上記ノンアロイでオーミック接触を形成で
きる半導体層を貫通して化学的エッチングにより設けら
れた溝部と、該溝部側壁に設けられた第２の絶縁膜から
なるサイドウォールと、上記サイドウォール間の上記溝
部底上，上記サイドウォール上，及び上記第１の絶縁膜
上に形成され、上記溝部底の半導体層とショットキ接合
するゲート電極とを備えたものである。
導体装置は、半絶縁性化合物半導体基板上に形成された
最上層がノンアロイでオーミック接触を形成できる半導
体層である化合物半導体エピタキシャル成長層と、上記
ノンアロイでオーミック接触を形成できる半導体層上に
形成された化学的エッチングが容易な材料からなるオー
ミック電極と、該オーミック電極上に形成された第１の
絶縁膜と、少なくとも上記第１の絶縁膜，上記オーミッ
ク電極，及び上記ノンアロイでオーミック接触を形成で
きる半導体層を貫通して化学的エッチングにより設けら
れた溝部と、該溝部側壁に設けられた第２の絶縁膜から
なるサイドウォールと、上記サイドウォール間の上記溝
部底上，上記サイドウォール上，及び上記第１の絶縁膜
上に形成され、上記溝部底の半導体層とショットキ接合
するゲート電極とを備えたものである。
【００１９】また、この発明に係る化合物半導体装置の
製造方法は、化合物半導体基板上全面に、最上層にノン
アロイでオーミック接触を形成できる半導体層を含む半
導体積層構造をエピタキシャル成長させ、上記ノンアロ
イでオーミック接触を形成できる半導体層上全面に化学
的エッチングが容易な電極材料を堆積し、オーミック電
極を形成し、次いで該オーミック電極上に第１の絶縁膜
を堆積した後、少なくとも上記第１の絶縁膜，上記オー
ミック電極，及び上記ノンアロイでオーミック接触を形
成できる半導体層を貫通する溝部を形成し、上記溝部を
形成したウエハ表面全面に、第２の絶縁膜を堆積した
後、これをエッチバックすることにより上記溝部の側壁
に第２の絶縁膜からなるサイドウォールを形成し、この
後、露出した半導体基板表面にショットキ接合を有し上
記第１の絶縁膜とサイドウォールにより規定される形状
からなるゲート電極を形成するようにしたものである。
製造方法は、化合物半導体基板上全面に、最上層にノン
アロイでオーミック接触を形成できる半導体層を含む半
導体積層構造をエピタキシャル成長させ、上記ノンアロ
イでオーミック接触を形成できる半導体層上全面に化学
的エッチングが容易な電極材料を堆積し、オーミック電
極を形成し、次いで該オーミック電極上に第１の絶縁膜
を堆積した後、少なくとも上記第１の絶縁膜，上記オー
ミック電極，及び上記ノンアロイでオーミック接触を形
成できる半導体層を貫通する溝部を形成し、上記溝部を
形成したウエハ表面全面に、第２の絶縁膜を堆積した
後、これをエッチバックすることにより上記溝部の側壁
に第２の絶縁膜からなるサイドウォールを形成し、この
後、露出した半導体基板表面にショットキ接合を有し上
記第１の絶縁膜とサイドウォールにより規定される形状
からなるゲート電極を形成するようにしたものである。
【００２０】
【作用】この発明においては、ゲート電極形成領域の溝
形成の際にダメージを受けていない機能層を有するの
で、特性，信頼性の優れたものを実現できる。また、こ
の発明においては、オーミック電極を形成した後にゲー
ト電極形成領域の該オーミック電極を化学的エッチング
により除去して溝を形成し、この溝側壁にサイドウォー
ルを形成して、このサイドウォールを用いてゲート電極
を形成するようにしたので、機能層にダメージを与える
ことがなく、また、オーミック電極とゲート電極を自己
整合的にサイドウォールの厚さまで近接させて形成する
ことができ、さらに、ゲート電極とオーミック電極厚を
独立に設定することができる。
形成の際にダメージを受けていない機能層を有するの
で、特性，信頼性の優れたものを実現できる。また、こ
の発明においては、オーミック電極を形成した後にゲー
ト電極形成領域の該オーミック電極を化学的エッチング
により除去して溝を形成し、この溝側壁にサイドウォー
ルを形成して、このサイドウォールを用いてゲート電極
を形成するようにしたので、機能層にダメージを与える
ことがなく、また、オーミック電極とゲート電極を自己
整合的にサイドウォールの厚さまで近接させて形成する
ことができ、さらに、ゲート電極とオーミック電極厚を
独立に設定することができる。
【００２１】
【実施例】以下、この発明の一実施例を図について説明
する。図１はこの発明の一実施例による化合物半導体装
置の断面図である。図において、１は半絶縁性ＧａＡｓ
基板であり、ノンドープＧａＡｓエピタキシャル層２は
半絶縁性ＧａＡｓ基板１上に配置される。ｎ型ＡｌＧａ
Ａｓエピタキシャル層３はノンドープＧａＡｓエピタキ
シャル層２上に配置され、ｎ+ 型ＧａＡｓエピタキシャ
ル層４はｎ型ＡｌＧａＡｓエピタキシャル層３上に配置
される。ｎ+ 型ＩｎＧａＡｓエピタキシャル層５はｎ+
型ＧａＡｓエピタキシャル層４上に配置され、ノンアロ
イオーミック電極６はｎ+ 型ＩｎＧａＡｓエピタキシャ
ル層５上に配置される。絶縁膜７はノンアロイオーミッ
ク電極６上に配置される。溝部１１は絶縁膜７，ノンア
ロイオーミック電極６，ｎ+ 型ＩｎＧａＡｓエピタキシ
ャル層５，及びｎ+ 型ＧａＡｓエピタキシャル層４を貫
通して設けられ、この溝部１１はその側壁に絶縁膜サイ
ドウォール８を有する。下層ゲート電極９は、溝部１１
の底部に露出したｎ型ＡｌＧａＡｓエピタキシャル層３
上，サイドウォール８上，及び絶縁膜７上に配置され、
上層ゲート電極１０は下層ゲート電極９上に配置され
る。
する。図１はこの発明の一実施例による化合物半導体装
置の断面図である。図において、１は半絶縁性ＧａＡｓ
基板であり、ノンドープＧａＡｓエピタキシャル層２は
半絶縁性ＧａＡｓ基板１上に配置される。ｎ型ＡｌＧａ
Ａｓエピタキシャル層３はノンドープＧａＡｓエピタキ
シャル層２上に配置され、ｎ+ 型ＧａＡｓエピタキシャ
ル層４はｎ型ＡｌＧａＡｓエピタキシャル層３上に配置
される。ｎ+ 型ＩｎＧａＡｓエピタキシャル層５はｎ+
型ＧａＡｓエピタキシャル層４上に配置され、ノンアロ
イオーミック電極６はｎ+ 型ＩｎＧａＡｓエピタキシャ
ル層５上に配置される。絶縁膜７はノンアロイオーミッ
ク電極６上に配置される。溝部１１は絶縁膜７，ノンア
ロイオーミック電極６，ｎ+ 型ＩｎＧａＡｓエピタキシ
ャル層５，及びｎ+ 型ＧａＡｓエピタキシャル層４を貫
通して設けられ、この溝部１１はその側壁に絶縁膜サイ
ドウォール８を有する。下層ゲート電極９は、溝部１１
の底部に露出したｎ型ＡｌＧａＡｓエピタキシャル層３
上，サイドウォール８上，及び絶縁膜７上に配置され、
上層ゲート電極１０は下層ゲート電極９上に配置され
る。
【００２２】図２はこの発明の一実施例による化合物半
導体装置の製造方法を示す断面工程図である。まず、半
絶縁性ＧａＡｓ基板１上に数μｍのノンドープＧａＡｓ
層，４００〜５００オングストロームのｎ型ＡｌＧａＡ
ｓ層３，１５００オングストロームのｎ+ 型ＧａＡｓ層
４，及び１００〜１５０オングストロームのｎ+ 型Ｉｎ
ＧａＡｓ層５を順次例えばＭＢＥ法でエピタキシャル成
長させる。その後、ｎ+ 型ＩｎＧａＡｓエピタキシャル
層５上にノンアロイオーミック電極６となる例えばアル
ミニウムをプラズマＣＶＤ法で０．２μｍ堆積する。そ
して、ノンアロイオーミック電極６上に絶縁膜７を０．
２μｍ以上プラズマＣＶＤ法により堆積し、図２(a) に
示す構造を得る。
導体装置の製造方法を示す断面工程図である。まず、半
絶縁性ＧａＡｓ基板１上に数μｍのノンドープＧａＡｓ
層，４００〜５００オングストロームのｎ型ＡｌＧａＡ
ｓ層３，１５００オングストロームのｎ+ 型ＧａＡｓ層
４，及び１００〜１５０オングストロームのｎ+ 型Ｉｎ
ＧａＡｓ層５を順次例えばＭＢＥ法でエピタキシャル成
長させる。その後、ｎ+ 型ＩｎＧａＡｓエピタキシャル
層５上にノンアロイオーミック電極６となる例えばアル
ミニウムをプラズマＣＶＤ法で０．２μｍ堆積する。そ
して、ノンアロイオーミック電極６上に絶縁膜７を０．
２μｍ以上プラズマＣＶＤ法により堆積し、図２(a) に
示す構造を得る。
【００２３】次にゲート電極を形成すべき領域に開口を
有するマスクを絶縁膜７上に設け、これをエッチングマ
スクとして用い、絶縁膜７をＣＨＦ3 とＯ2 の混合ガス
を用いたリアクティブイオンエッチング（ＲＩＥ）法に
よりエッチングし、次に、ノンアロイオーミック電極６
及びｎ+ 型ＩｎＧａＡｓエピタキシャル層５を塩素ガス
を用いたＲＩＥ法によりエッチングし、さらに、ｎ+ 型
ＧａＡｓエピタキシャル層４をＣＣｌ2 Ｆ2 ガスを用い
たＲＩＥ法によりエッチングして、図２(b) に示すよう
に、溝幅ｗ1 が約０．６μｍの溝１１を形成する。
有するマスクを絶縁膜７上に設け、これをエッチングマ
スクとして用い、絶縁膜７をＣＨＦ3 とＯ2 の混合ガス
を用いたリアクティブイオンエッチング（ＲＩＥ）法に
よりエッチングし、次に、ノンアロイオーミック電極６
及びｎ+ 型ＩｎＧａＡｓエピタキシャル層５を塩素ガス
を用いたＲＩＥ法によりエッチングし、さらに、ｎ+ 型
ＧａＡｓエピタキシャル層４をＣＣｌ2 Ｆ2 ガスを用い
たＲＩＥ法によりエッチングして、図２(b) に示すよう
に、溝幅ｗ1 が約０．６μｍの溝１１を形成する。
【００２４】この図２(b) の工程において、本実施例で
は半導体積層構造の最上層に該層上に形成される金属と
ノンアロイでオーミック接触をとることのできるｎ+ 型
ＩｎＧａＡｓ層５を設け、ノンアロイオーミック電極と
して例えばＡｌを用いているため、この電極はスパッタ
エッチングやイオンミリングのような純物理反応による
エッチングではなく上述のようにＲＩＥ法等の化学反応
を利用したエッチングにより容易にエッチングが可能で
ある。従って図５の従来例のように物理的エッチングに
より機能層となる半導体層にダメージを与えることがな
く、特性，信頼性の優れた装置を作製することができ
る。
は半導体積層構造の最上層に該層上に形成される金属と
ノンアロイでオーミック接触をとることのできるｎ+ 型
ＩｎＧａＡｓ層５を設け、ノンアロイオーミック電極と
して例えばＡｌを用いているため、この電極はスパッタ
エッチングやイオンミリングのような純物理反応による
エッチングではなく上述のようにＲＩＥ法等の化学反応
を利用したエッチングにより容易にエッチングが可能で
ある。従って図５の従来例のように物理的エッチングに
より機能層となる半導体層にダメージを与えることがな
く、特性，信頼性の優れた装置を作製することができ
る。
【００２５】次に、絶縁膜７上，溝１１側壁上及び溝１
１底部に露出したｎ型ＡｌＧａＡｓエピタキシャル層３
上に、プラズマＣＶＤ法により、図２(c) に示すよう
に、第２の絶縁膜８′を０．２μｍ程度堆積する。
１底部に露出したｎ型ＡｌＧａＡｓエピタキシャル層３
上に、プラズマＣＶＤ法により、図２(c) に示すよう
に、第２の絶縁膜８′を０．２μｍ程度堆積する。
【００２６】次に、第２の絶縁膜８′をＲＩＥ法によっ
てエッチバックし、図２(d) に示すように、溝１１側壁
に絶縁膜サイドウォール８を形成する。ここでサイドウ
ォール８の溝１１底部での幅ｗ2 は約０．２μｍであ
り、ゲート長となるサイドウォール８間の距離ｗ3 はｗ
1 −２ｗ2 で表され、約０．２μｍとなる。
てエッチバックし、図２(d) に示すように、溝１１側壁
に絶縁膜サイドウォール８を形成する。ここでサイドウ
ォール８の溝１１底部での幅ｗ2 は約０．２μｍであ
り、ゲート長となるサイドウォール８間の距離ｗ3 はｗ
1 −２ｗ2 で表され、約０．２μｍとなる。
【００２７】図２(e) に示す工程においては、ウエハ全
面に、下層ゲート電極用金属９′として高融点金属であ
る例えばタングステンシリサイドをスパッタ法により３
０００オングストローム程度堆積し、さらに、下層ゲー
ト電極用金属９′上に、上層ゲート電極用金属１０′と
して例えば金をスパッタ法により５０００オングストロ
ーム程度堆積する。
面に、下層ゲート電極用金属９′として高融点金属であ
る例えばタングステンシリサイドをスパッタ法により３
０００オングストローム程度堆積し、さらに、下層ゲー
ト電極用金属９′上に、上層ゲート電極用金属１０′と
して例えば金をスパッタ法により５０００オングストロ
ーム程度堆積する。
【００２８】図２(f) に示す工程においては、上層ゲー
ト電極用金属１０′をイオンミリングによって、また、
下層ゲート電極用金属９′をＲＩＥ法によって、庇部分
の幅ｗ4 が約１μｍ程度になるようにエッチング加工
し、下層ゲート電極９及び上層ゲート電極１０からなる
ゲート電極を形成する。この後、ゲート電極をマスクと
して絶縁膜７をエッチング除去することにより、図１に
示す化合物半導体装置が完成する。以上の工程で、絶縁
膜サイドウォール厚で規定される距離までゲート電極と
オーミック電極を自己整合的に近接させた電界効果型半
導体装置が形成される。
ト電極用金属１０′をイオンミリングによって、また、
下層ゲート電極用金属９′をＲＩＥ法によって、庇部分
の幅ｗ4 が約１μｍ程度になるようにエッチング加工
し、下層ゲート電極９及び上層ゲート電極１０からなる
ゲート電極を形成する。この後、ゲート電極をマスクと
して絶縁膜７をエッチング除去することにより、図１に
示す化合物半導体装置が完成する。以上の工程で、絶縁
膜サイドウォール厚で規定される距離までゲート電極と
オーミック電極を自己整合的に近接させた電界効果型半
導体装置が形成される。
【００２９】このような本実施例によれば、上述のよう
にゲート電極とソース電極を自己整合的に形成でき、か
つゲート・オーミック電極間の距離を絶縁膜のサイドウ
ォール厚まで近接できるので、写真製版精度及びゲート
電極加工精度で、その最小値が規定されることがなく、
ソース抵抗を低減できる。また、ゲート・ソース間距離
はサイドウォールの厚みで決まり、ゲート電極を形成す
る際のマスクのパターンの位置ずれがゲート・ソース間
距離に影響を与えないので、パターンの位置ずれによる
ソース抵抗の変動を防止できる。さらに、ソース・ドレ
イン電極厚とゲート電極厚を全く独立に設定できるの
で、ゲート抵抗の低減が容易である。ここで、本実施例
では、ゲート電極を下層ゲート電極９と上層ゲート電極
１０からなる２層構造としているため、ゲート抵抗が低
くかつ所望のショットキ特性を有するゲート電極を容易
に実現できるものである。
にゲート電極とソース電極を自己整合的に形成でき、か
つゲート・オーミック電極間の距離を絶縁膜のサイドウ
ォール厚まで近接できるので、写真製版精度及びゲート
電極加工精度で、その最小値が規定されることがなく、
ソース抵抗を低減できる。また、ゲート・ソース間距離
はサイドウォールの厚みで決まり、ゲート電極を形成す
る際のマスクのパターンの位置ずれがゲート・ソース間
距離に影響を与えないので、パターンの位置ずれによる
ソース抵抗の変動を防止できる。さらに、ソース・ドレ
イン電極厚とゲート電極厚を全く独立に設定できるの
で、ゲート抵抗の低減が容易である。ここで、本実施例
では、ゲート電極を下層ゲート電極９と上層ゲート電極
１０からなる２層構造としているため、ゲート抵抗が低
くかつ所望のショットキ特性を有するゲート電極を容易
に実現できるものである。
【００３０】また、本実施例では機能層を形成するエピ
タキシャル層の最上層をノンアロイでオーミック接触を
とることのできるｎ+ 型ＩｎＧａＡｓ層としたので、オ
ーミック電極として化学的エッチングの容易なＡｌ等を
用いることができ、このため溝１１を形成する際に、ス
パッタエッチングやイオンミリング等を物理的エッチン
グを用いる必要がなくなるので、機能層に対するダメー
ジを低減でき、特性，信頼性に優れた化合物半導体装置
を実現することができる。
タキシャル層の最上層をノンアロイでオーミック接触を
とることのできるｎ+ 型ＩｎＧａＡｓ層としたので、オ
ーミック電極として化学的エッチングの容易なＡｌ等を
用いることができ、このため溝１１を形成する際に、ス
パッタエッチングやイオンミリング等を物理的エッチン
グを用いる必要がなくなるので、機能層に対するダメー
ジを低減でき、特性，信頼性に優れた化合物半導体装置
を実現することができる。
【００３１】なお、本実施例の構造では、絶縁膜７を介
してゲート電極とオーミック電極が重なった領域に容量
が形成され、特性劣化を生ずることが考えられるが、こ
れは絶縁膜７の厚みを充分厚くすることにより防止する
ことができる。例えば、上記実施例で示したように絶縁
膜の厚みを０．２μｍ以上とした場合では、この容量に
よる特性劣化は殆ど無視することができるものである。
してゲート電極とオーミック電極が重なった領域に容量
が形成され、特性劣化を生ずることが考えられるが、こ
れは絶縁膜７の厚みを充分厚くすることにより防止する
ことができる。例えば、上記実施例で示したように絶縁
膜の厚みを０．２μｍ以上とした場合では、この容量に
よる特性劣化は殆ど無視することができるものである。
【００３２】また、上記実施例ではエピタキシャル成長
層の構成をノンドープＧａＡｓ層２及びｎ型ＡｌＧａＡ
ｓ層３を積層し、この界面近傍のＧａＡｓ層２内に形成
される２次元電子ガスを利用するＨＥＭＴ（高電子移動
度トランジスタ）を構成するものについて示したが、エ
ピタキシャル成長層は最上層にノンアロイでオーミック
接触を実現できる半導体層を形成するものであればよ
く、所望の組み合わせが可能である。
層の構成をノンドープＧａＡｓ層２及びｎ型ＡｌＧａＡ
ｓ層３を積層し、この界面近傍のＧａＡｓ層２内に形成
される２次元電子ガスを利用するＨＥＭＴ（高電子移動
度トランジスタ）を構成するものについて示したが、エ
ピタキシャル成長層は最上層にノンアロイでオーミック
接触を実現できる半導体層を形成するものであればよ
く、所望の組み合わせが可能である。
【００３３】また、上記実施例ではゲート電極をスパッ
タにより全面に堆積した後、エッチングにより成形する
ものについて述べたが、これは図６の従来例と同様の蒸
着リフトオフの手法を用いて形成するようにしてもよ
く、ゲート電極の構造も２層構造ではなく、単層のゲー
ト電極であってもよい。
タにより全面に堆積した後、エッチングにより成形する
ものについて述べたが、これは図６の従来例と同様の蒸
着リフトオフの手法を用いて形成するようにしてもよ
く、ゲート電極の構造も２層構造ではなく、単層のゲー
ト電極であってもよい。
【００３４】
【発明の効果】以上のように、この発明によれば、半絶
縁性化合物半導体基板上に形成された最上層がノンアロ
イでオーミック接触を形成できる半導体層である化合物
半導体エピタキシャル成長層と、上記ノンアロイでオー
ミック接触を形成できる半導体層上に形成された化学的
エッチングが容易な材料からなるオーミック電極と、該
オーミック電極上に形成された第１の絶縁膜と、少なく
とも上記第１の絶縁膜，上記オーミック電極，及び上記
ノンアロイでオーミック接触を形成できる半導体層を貫
通して化学的エッチングにより設けられた溝部と、該溝
部側壁に設けられた第２の絶縁膜からなるサイドウォー
ルと、上記サイドウォール間の上記溝部底上，上記サイ
ドウォール上，及び上記第１の絶縁膜上に形成され、上
記溝部底の半導体層とショットキ接合するゲート電極と
を備えた構成としたから、製造時にダメージを受けてい
ない機能層を有するため、優れた特性，信頼性を有する
化合物半導体装置を実現できる効果がある。
縁性化合物半導体基板上に形成された最上層がノンアロ
イでオーミック接触を形成できる半導体層である化合物
半導体エピタキシャル成長層と、上記ノンアロイでオー
ミック接触を形成できる半導体層上に形成された化学的
エッチングが容易な材料からなるオーミック電極と、該
オーミック電極上に形成された第１の絶縁膜と、少なく
とも上記第１の絶縁膜，上記オーミック電極，及び上記
ノンアロイでオーミック接触を形成できる半導体層を貫
通して化学的エッチングにより設けられた溝部と、該溝
部側壁に設けられた第２の絶縁膜からなるサイドウォー
ルと、上記サイドウォール間の上記溝部底上，上記サイ
ドウォール上，及び上記第１の絶縁膜上に形成され、上
記溝部底の半導体層とショットキ接合するゲート電極と
を備えた構成としたから、製造時にダメージを受けてい
ない機能層を有するため、優れた特性，信頼性を有する
化合物半導体装置を実現できる効果がある。
【００３５】また、この発明によれば、化合物半導体基
板上全面に、最上層にノンアロイでオーミック接触を形
成できる半導体層を含む半導体積層構造をエピタキシャ
ル成長させ、上記ノンアロイでオーミック接触を形成で
きる半導体層上全面に化学的エッチングが容易な電極材
料を堆積し、オーミック電極を形成し、次いで該オーミ
ック電極上に第１の絶縁膜を堆積した後、少なくとも上
記第１の絶縁膜，上記オーミック電極，及び上記ノンア
ロイでオーミック接触を形成できる半導体層を貫通する
溝部を形成し、上記溝部を形成したウエハ表面全面に、
第２の絶縁膜を堆積した後、これをエッチバックするこ
とにより上記溝部の側壁に第２の絶縁膜からなるサイド
ウォールを形成し、この後、露出した半導体基板表面に
ショットキ接合を有し上記第１の絶縁膜とサイドウォー
ルにより規定される形状からなるゲート電極を形成する
ようにしたから、ゲート電極とソース電極を自己整合的
に形成でき、かつゲート・オーミック電極間の距離を絶
縁膜のサイドウォール厚まで近接できるので、写真製版
精度及びゲート電極加工精度で、その最小値が規定され
ることがなく、ソース抵抗を低減でき、また、パターン
の位置ずれによるソース抵抗の変動を防止でき、さら
に、ソース・ドレイン電極厚とゲート電極厚を全く独立
に設定できるので、ゲート抵抗の低減が容易となり、さ
らに、機能層に対するダメージを低減でき、特性，信頼
性に優れた化合物半導体装置を実現することができる効
果がある。
板上全面に、最上層にノンアロイでオーミック接触を形
成できる半導体層を含む半導体積層構造をエピタキシャ
ル成長させ、上記ノンアロイでオーミック接触を形成で
きる半導体層上全面に化学的エッチングが容易な電極材
料を堆積し、オーミック電極を形成し、次いで該オーミ
ック電極上に第１の絶縁膜を堆積した後、少なくとも上
記第１の絶縁膜，上記オーミック電極，及び上記ノンア
ロイでオーミック接触を形成できる半導体層を貫通する
溝部を形成し、上記溝部を形成したウエハ表面全面に、
第２の絶縁膜を堆積した後、これをエッチバックするこ
とにより上記溝部の側壁に第２の絶縁膜からなるサイド
ウォールを形成し、この後、露出した半導体基板表面に
ショットキ接合を有し上記第１の絶縁膜とサイドウォー
ルにより規定される形状からなるゲート電極を形成する
ようにしたから、ゲート電極とソース電極を自己整合的
に形成でき、かつゲート・オーミック電極間の距離を絶
縁膜のサイドウォール厚まで近接できるので、写真製版
精度及びゲート電極加工精度で、その最小値が規定され
ることがなく、ソース抵抗を低減でき、また、パターン
の位置ずれによるソース抵抗の変動を防止でき、さら
に、ソース・ドレイン電極厚とゲート電極厚を全く独立
に設定できるので、ゲート抵抗の低減が容易となり、さ
らに、機能層に対するダメージを低減でき、特性，信頼
性に優れた化合物半導体装置を実現することができる効
果がある。
【図１】この発明の一実施例による化合物半導体装置を
示す断面図である。
示す断面図である。
【図２】この発明の一実施例による化合物半導体装置の
製造方法を示す断面工程図である。
製造方法を示す断面工程図である。
【図３】従来例の化合物半導体装置の製造方法を示す断
面工程図である。
面工程図である。
【図４】従来例の化合物半導体装置の製造方法における
問題点を示す断面図である。
問題点を示す断面図である。
【図５】従来の他の化合物半導体装置の製造方法により
作製された化合物半導体装置を示す図である。
作製された化合物半導体装置を示す図である。
【図６】図５の化合物半導体装置の製造する工程を示す
断面図である。
断面図である。
１ 半絶縁性ＧａＡｓ基板 ２ ノンドープＧａＡｓエピタキシャル層 ３ ｎ型ＡｌＧａＡｓエピタキシャル層 ４ ｎ+ 型ＧａＡｓエピタキシャル層 ５ ｎ+ 型ＩｎＧａＡｓエピタキシャル層 ６ ノンアロイオーミック電極 ７ 絶縁膜 ８ 絶縁膜サイドウォール ９ 下層ゲート電極 １０ 上層ゲート電極
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/50 Ｊ 7738−4Ｍ
Claims (2)
- 【請求項１】 半絶縁性化合物半導体基板上に形成され
た最上層がノンアロイでオーミック接触を形成できる半
導体層である化合物半導体エピタキシャル成長層と、 上記ノンアロイでオーミック接触を形成できる半導体層
上に形成された化学的エッチングが容易な材料からなる
オーミック電極と、 該オーミック電極上に形成された第１の絶縁膜と、 少なくとも上記第１の絶縁膜，上記オーミック電極，及
び上記ノンアロイでオーミック接触を形成できる半導体
層を貫通して化学的エッチングにより設けられた溝部
と、 該溝部側壁に設けられた第２の絶縁膜からなるサイドウ
ォールと、 上記サイドウォール間の上記溝部底上，上記サイドウォ
ール上，及び上記第１の絶縁膜上に形成され、上記溝部
底の半導体層とショットキ接合するゲート電極とを備え
たことを特徴とする化合物半導体装置。 - 【請求項２】 化合物半導体基板上全面に、最上層にノ
ンアロイでオーミック接触を形成できる半導体層を含む
半導体積層構造をエピタキシャル成長させる工程と、 上記ノンアロイでオーミック接触を形成できる半導体層
上全面に化学的エッチングが容易な電極材料を堆積し、
オーミック電極を形成する工程と、 該オーミック電極上に第１の絶縁膜を堆積する工程と、 少なくとも上記第１の絶縁膜，上記オーミック電極，及
び上記ノンアロイでオーミック接触を形成できる半導体
層を貫通する溝部を形成する工程と、 上記溝部を形成したウエハ表面全面に、第２の絶縁膜を
堆積し、エッチバックにより上記溝部の側壁に該第２の
絶縁膜からなるサイドウォールを形成する工程と、 露出した半導体基板表面にショットキ接合を有し、上記
第１の絶縁膜とサイドウォールにより規定される形状か
らなるゲート電極を形成する工程とを含むことを特徴と
する化合物半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4032740A JPH05198598A (ja) | 1992-01-22 | 1992-01-22 | 化合物半導体装置及びその製造方法 |
| EP19930100888 EP0552763A3 (en) | 1992-01-22 | 1993-01-21 | Compound semiconductor device with self-aligned gate and method of producing this compound semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4032740A JPH05198598A (ja) | 1992-01-22 | 1992-01-22 | 化合物半導体装置及びその製造方法 |
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Family
ID=12367239
Family Applications (1)
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|---|---|---|---|
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| JP (1) | JPH05198598A (ja) |
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| JP2009152318A (ja) * | 2007-12-19 | 2009-07-09 | Fujitsu Ltd | 半導体装置及びその製造方法 |
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|---|---|---|---|---|
| JPS59123272A (ja) * | 1982-12-28 | 1984-07-17 | Fujitsu Ltd | 化合物半導体装置 |
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Patent Citations (6)
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Also Published As
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| EP0552763A3 (en) | 1993-11-03 |
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