JPS62293751A - キヤパシタ - Google Patents
キヤパシタInfo
- Publication number
- JPS62293751A JPS62293751A JP13767486A JP13767486A JPS62293751A JP S62293751 A JPS62293751 A JP S62293751A JP 13767486 A JP13767486 A JP 13767486A JP 13767486 A JP13767486 A JP 13767486A JP S62293751 A JPS62293751 A JP S62293751A
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- JP
- Japan
- Prior art keywords
- polycrystalline
- layer
- capacitor
- capacitance
- linear patterns
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
３、発明の詳細な説明
〔産業上の利用分野〕
本発明は、半導体装置に関するもので、特に半導体集積
回路等に作り込むキャパシタに関する。
回路等に作り込むキャパシタに関する。
本発明は、半導体装置等に使用される第１導電層・誘電
体層・第２導電層からなるキャパシタに於いて、−第１
導電層を互いに間隔をあけた複数の線状パターンに分け
、かつそれを電気的に接続し、これらの第１導電層側壁
部に容量蓄積部を設けることによって、占有面積が小さ
くて製造の容易なキャパシタを提供したものである。
体層・第２導電層からなるキャパシタに於いて、−第１
導電層を互いに間隔をあけた複数の線状パターンに分け
、かつそれを電気的に接続し、これらの第１導電層側壁
部に容量蓄積部を設けることによって、占有面積が小さ
くて製造の容易なキャパシタを提供したものである。
第３図Ａ、 Ｂに２層多結晶シリコン構造を用いた従来
のキャパシタの例が示されている。これは、単結晶Ｓｉ
等の基板１上に第１多結晶Ｓｉ層をキャパシタの第１電
極として形成し、その上に厚さＤのＳｉＯ□等の絶縁層
３を設け、さらにその上に第２多結晶Ｓｉ層４を設けた
多結晶Ｓｉ−多結晶Ｓｉキャパシタである。第３図Ａの
平面図に示されるように、多結晶Ｓｉ層をａｘａの正方
形とし、絶キ（膜りの誘電率をεとすると、このキャパ
シタの容量はεａ２／Ｄとなる。
のキャパシタの例が示されている。これは、単結晶Ｓｉ
等の基板１上に第１多結晶Ｓｉ層をキャパシタの第１電
極として形成し、その上に厚さＤのＳｉＯ□等の絶縁層
３を設け、さらにその上に第２多結晶Ｓｉ層４を設けた
多結晶Ｓｉ−多結晶Ｓｉキャパシタである。第３図Ａの
平面図に示されるように、多結晶Ｓｉ層をａｘａの正方
形とし、絶キ（膜りの誘電率をεとすると、このキャパ
シタの容量はεａ２／Ｄとなる。
従来のキャパシタの構造では、大きな容量を得るために
は大面積を必要とし・今後パターンが微細化していく半
導体技術に於いては従来のキャパシタ構造は不利な状況
にある。つまり多結晶Ｓｉ −多結晶Ｓｉ間主キヤパシ
タ於いては、基板シリコンに於ける酸化膜程薄くて良質
の熱酸化膜を形成することが困難であるために、熱酸化
膜厚を一定以下の厚さにして容量を大きくすることがで
きない。
は大面積を必要とし・今後パターンが微細化していく半
導体技術に於いては従来のキャパシタ構造は不利な状況
にある。つまり多結晶Ｓｉ −多結晶Ｓｉ間主キヤパシ
タ於いては、基板シリコンに於ける酸化膜程薄くて良質
の熱酸化膜を形成することが困難であるために、熱酸化
膜厚を一定以下の厚さにして容量を大きくすることがで
きない。
このため、大容量を得るためには誘電体層の厚さを薄く
するのではなく多結晶Ｓｉ電極の面積を大きくする必要
があり、このことは微細化の方向と逆行している。また
、この容量形成を含むプロセスでは、第１多結晶Ｓｉに
加え（第１多結晶Ｓｉプロセスは通常のトランジスタ形
成プロセスに使用される）第２多結晶Ｓｉもフォトエツ
チングによりパターニングしなければならず、従来の多
結晶Ｓｉ −多結晶Ｓｉキャパシタ構造は複雑なプロセ
スを必要としている。
するのではなく多結晶Ｓｉ電極の面積を大きくする必要
があり、このことは微細化の方向と逆行している。また
、この容量形成を含むプロセスでは、第１多結晶Ｓｉに
加え（第１多結晶Ｓｉプロセスは通常のトランジスタ形
成プロセスに使用される）第２多結晶Ｓｉもフォトエツ
チングによりパターニングしなければならず、従来の多
結晶Ｓｉ −多結晶Ｓｉキャパシタ構造は複雑なプロセ
スを必要としている。
本発明に於いては、キャパシタの第１の電極を並列する
複数の線状パターンとし、これらの線状パターンを電気
的に誘電体層とキャパシタの第２の電極を設けて、少な
くとも第１電極の側壁部に容量蓄積部を形成することに
よって、上記問題点を解決した。
複数の線状パターンとし、これらの線状パターンを電気
的に誘電体層とキャパシタの第２の電極を設けて、少な
くとも第１電極の側壁部に容量蓄積部を形成することに
よって、上記問題点を解決した。
従来の平面的な多結晶Ｓｉ−多結晶Ｓｉキャパシタに於
いては、容量を大きくする要求には面積を大きくするこ
とにより対処されていたが、本発明に於いては、第１電
極を複数の線状パターンに分割して、第１電極の側面の
縦の容量を利用して、キャパシタの占有面積の増大を防
いでいる。
いては、容量を大きくする要求には面積を大きくするこ
とにより対処されていたが、本発明に於いては、第１電
極を複数の線状パターンに分割して、第１電極の側面の
縦の容量を利用して、キャパシタの占有面積の増大を防
いでいる。
実施例”■
第１多結晶Ｓｉ層２を第１図の様になるべく周辺長が長
くなる様にパターニングする。次に酸化を行い、第１多
結晶Ｓｉ−第２多結晶Ｓｉ間の容量形成用の酸化膜３を
形成する。その後全面に第２多結晶Ｓｉを成長させる。
くなる様にパターニングする。次に酸化を行い、第１多
結晶Ｓｉ−第２多結晶Ｓｉ間の容量形成用の酸化膜３を
形成する。その後全面に第２多結晶Ｓｉを成長させる。
第２多結晶ＳｉＮ４の全面エッチをＲＩＥ法により行い
、第１多結晶Ｓｉ層２のサイドに第２多結晶Ｓｉ層４を
残す。第１図Ｂに示すように、丁度第１多結晶Ｓｉ層２
を取り囲む様に第２多結晶Ｓｉ層４が残る事になる。
、第１多結晶Ｓｉ層２のサイドに第２多結晶Ｓｉ層４を
残す。第１図Ｂに示すように、丁度第１多結晶Ｓｉ層２
を取り囲む様に第２多結晶Ｓｉ層４が残る事になる。
従来のキャパシタと本発明のキャパシタの間で容量の比
較をしてみる。単純化のため、両方ともキャパシタの大
きさ、形状は一辺の長さａの正方形とする。５ｉｎ２層
の厚さをり、誘電率をεとすると、従来のキャパシタの
場合、容量は 一方、本発明のキャパシタの場合、第１多結晶Ｓｉ層２
の線巾と線間隔を各々ｂとすると容量はおよそ、 εａｄ ａ ｔａ２ ｂＤ
ｂ Ｄ ｄとな
る。ｄ／ｂ＞ｌであれば、つまり第１多結晶５ｉＪｉ２
の厚みｄが線巾すより大であれば、従来のキャパシタに
比較して本発明のキャパシタの方が容量が大きくなる。
較をしてみる。単純化のため、両方ともキャパシタの大
きさ、形状は一辺の長さａの正方形とする。５ｉｎ２層
の厚さをり、誘電率をεとすると、従来のキャパシタの
場合、容量は 一方、本発明のキャパシタの場合、第１多結晶Ｓｉ層２
の線巾と線間隔を各々ｂとすると容量はおよそ、 εａｄ ａ ｔａ２ ｂＤ
ｂ Ｄ ｄとな
る。ｄ／ｂ＞ｌであれば、つまり第１多結晶５ｉＪｉ２
の厚みｄが線巾すより大であれば、従来のキャパシタに
比較して本発明のキャパシタの方が容量が大きくなる。
実施例■
第１多結晶Ｓｉ層２を第２図の様になるべく周辺長が長
くなる様にパターニングする。次に熱酸化を行い、第１
多結晶Ｓｔ層−第２多結晶Ｓｉ層間の容量形成用の酸化
膜３を形成する。その後全面に第２多結晶Ｓｉ層４を成
長させる。第２多結晶５ｉＪ５４のパターニングをＲＩ
Ｅにより行い、容量を形成する。
くなる様にパターニングする。次に熱酸化を行い、第１
多結晶Ｓｔ層−第２多結晶Ｓｉ層間の容量形成用の酸化
膜３を形成する。その後全面に第２多結晶Ｓｉ層４を成
長させる。第２多結晶５ｉＪ５４のパターニングをＲＩ
Ｅにより行い、容量を形成する。
この実施例についてのキャパシタの容量は、Ｄ
ｂ２ となる。ｄ／ｂ ＋ １／２ ＞ １、つまりｄ＞ｂ／
２であれば（ｂ ＜ ２ｄ）、すなわち、第１多結晶Ｓ
ｉ層２の線巾すがその厚みのｄの２倍より小であれば、
本発明のキャパシタの方が従来のキャパシタより容量が
大となる。
ｂ２ となる。ｄ／ｂ ＋ １／２ ＞ １、つまりｄ＞ｂ／
２であれば（ｂ ＜ ２ｄ）、すなわち、第１多結晶Ｓ
ｉ層２の線巾すがその厚みのｄの２倍より小であれば、
本発明のキャパシタの方が従来のキャパシタより容量が
大となる。
半導体集積回路技術の進展に伴い、パターンが微細化し
つつある状況に於いては、本発明の第１電極層の線巾す
を細くすることも容易になり６つあるから、小面積で大
きな容量が得られる本発明の構造のキャパシタはますま
す重要となって来る。
つつある状況に於いては、本発明の第１電極層の線巾す
を細くすることも容易になり６つあるから、小面積で大
きな容量が得られる本発明の構造のキャパシタはますま
す重要となって来る。
また本発明のキャパシタの形成方法は、ポリサイド ウ
オール スペーサを用いたＬＤＤ ）ランジスタの形成
プロセスと整合性があるので、マスクパターンを修正す
るのみで、Ｌ［ｌＤ ｌ−ランジスタ形成のプロセスに
本発明のキャパシタの製造プロセスを組み込むことがで
きる。
オール スペーサを用いたＬＤＤ ）ランジスタの形成
プロセスと整合性があるので、マスクパターンを修正す
るのみで、Ｌ［ｌＤ ｌ−ランジスタ形成のプロセスに
本発明のキャパシタの製造プロセスを組み込むことがで
きる。
また、本発明の構造のキャパシタの製造工程に於いては
、第２多結晶Ｓｉ層をフォトエツチングによりバターニ
ングする必要がないと言う効果もある。
、第２多結晶Ｓｉ層をフォトエツチングによりバターニ
ングする必要がないと言う効果もある。
第１図は本発明の容量を示す。
第２図は他の本発明の容量を示す。
第３図は従来の多結晶−多結晶容量を示す。
Claims (1)
- 第１の導電層上に誘電体層を介して第２の導電層が形成
されたキャパシタにおいて、前記第１の導電層が互いに
間隔をあけて並列する複数の線状パターンよりなり、且
つ前記複数の線状パターンは互いに接続され、少なくと
も前記第１の導電層側壁部に容量蓄積部が形成されたこ
とを特徴とするキャパシタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13767486A JPS62293751A (ja) | 1986-06-13 | 1986-06-13 | キヤパシタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13767486A JPS62293751A (ja) | 1986-06-13 | 1986-06-13 | キヤパシタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62293751A true JPS62293751A (ja) | 1987-12-21 |
Family
ID=15204167
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13767486A Pending JPS62293751A (ja) | 1986-06-13 | 1986-06-13 | キヤパシタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62293751A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8178404B2 (en) | 2001-10-09 | 2012-05-15 | Nxp B.V. | Metal-insulator-metal (MIM) capacitor structure and methods of fabricating same |
-
1986
- 1986-06-13 JP JP13767486A patent/JPS62293751A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8178404B2 (en) | 2001-10-09 | 2012-05-15 | Nxp B.V. | Metal-insulator-metal (MIM) capacitor structure and methods of fabricating same |
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