JPH0430568A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH0430568A JPH0430568A JP13784890A JP13784890A JPH0430568A JP H0430568 A JPH0430568 A JP H0430568A JP 13784890 A JP13784890 A JP 13784890A JP 13784890 A JP13784890 A JP 13784890A JP H0430568 A JPH0430568 A JP H0430568A
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- JP
- Japan
- Prior art keywords
- insulating film
- lower electrode
- capacitor part
- photoresist process
- electrode
- Prior art date
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- Pending
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- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置に関し、特に積み上げ型容量部を有
する半導体装置に関する。
する半導体装置に関する。
従来、半導体装置に形成される積み上げ型容量部は、第
２図に示す様に、拡散層上に形成された下部電極４と絶
縁膜６と上部電極７とから構成され、その上部表面はな
めらかとなっており、またバターニングも直線を基調と
してなされており、それぞれのエツチング面は１枚の平
面状に形成されていた。
２図に示す様に、拡散層上に形成された下部電極４と絶
縁膜６と上部電極７とから構成され、その上部表面はな
めらかとなっており、またバターニングも直線を基調と
してなされており、それぞれのエツチング面は１枚の平
面状に形成されていた。
上述した従来の半導体装置の容量部は表面に凹凸がなく
なめらかであるので、電極の絶縁膜に接する表面積で決
まる容量値が小さく、半導体装置のパターンの微細化が
進み容量部の面積が小さくなるとともに容量値はさらに
小さくなり、回路設計上の障害となったり回路動作のマ
ージンが小さくなると同時に、製造した半導体装置の製
品の歩留や品質の低下をもたらしていた。
なめらかであるので、電極の絶縁膜に接する表面積で決
まる容量値が小さく、半導体装置のパターンの微細化が
進み容量部の面積が小さくなるとともに容量値はさらに
小さくなり、回路設計上の障害となったり回路動作のマ
ージンが小さくなると同時に、製造した半導体装置の製
品の歩留や品質の低下をもたらしていた。
本発明の半導体装置は、半導体基板上に順次形成された
下部電極と絶縁膜と上部電極とからなる積み上げ型容量
部を有する半導体装置に於て、前記積み上げ型容量部は
凹凸状に形成されているものである。
下部電極と絶縁膜と上部電極とからなる積み上げ型容量
部を有する半導体装置に於て、前記積み上げ型容量部は
凹凸状に形成されているものである。
次に本発明について図面を参照して説明する。
第１図（ａ）〜（Ｃ）は本発明の一実施例を説明するた
めの製造工程順に示した半導体チップの断面図である。
めの製造工程順に示した半導体チップの断面図である。
まず第１図（ａ）に示す様に、フォトレジスト工程を用
いた選択拡散法により、半導体基板１の主表面の容量部
形成領域にＰまたはＡｓを導入し不純物の拡散層２を形
成する。次に全面にＳ ｉ ０２等からなる絶縁膜３を
形成したのち、フォトレジスト工程を経て拡散層２の上
にコンタクト開孔を形成する。
いた選択拡散法により、半導体基板１の主表面の容量部
形成領域にＰまたはＡｓを導入し不純物の拡散層２を形
成する。次に全面にＳ ｉ ０２等からなる絶縁膜３を
形成したのち、フォトレジスト工程を経て拡散層２の上
にコンタクト開孔を形成する。
次いで第１図（ｂ）に示す様に、絶縁膜３及びコンタク
ト開孔上にアルミニウム、多結晶シリコンなどの金属薄
膜を形成し、かつ、フォトレジスト工程を経て電荷蓄積
用の下部電極４を形成する。次でこの下部電極４に複数
の溝５を形成する。
ト開孔上にアルミニウム、多結晶シリコンなどの金属薄
膜を形成し、かつ、フォトレジスト工程を経て電荷蓄積
用の下部電極４を形成する。次でこの下部電極４に複数
の溝５を形成する。
次に第１図（ｃ）に示すように、下部電８ｉｉ４と絶縁
ＪＩ３の上に容量部の電極間誘電体となるべき絶縁膜６
を５ｉ０２等により形成し、さらにその絶縁膜６上にア
ルミニウム、多結晶シリコンなとて上部電極７を形成す
ることにより容量部が完成する。
ＪＩ３の上に容量部の電極間誘電体となるべき絶縁膜６
を５ｉ０２等により形成し、さらにその絶縁膜６上にア
ルミニウム、多結晶シリコンなとて上部電極７を形成す
ることにより容量部が完成する。
このように本実施例によれば、容量部が凹凸状に形成さ
れているため、容量値は大きくなる。
れているため、容量値は大きくなる。
以上説明した様に本発明は、積み上げ型容量部を凹凸状
に形成することにより、電極の表面積で決まる容量値を
大きくすることができる。従って、回路設計上の障害を
無くし、回路動作のマージンを大きくとれ、微細パター
ン化にも十分対応できる半導体装置が得られるという効
果がある。
に形成することにより、電極の表面積で決まる容量値を
大きくすることができる。従って、回路設計上の障害を
無くし、回路動作のマージンを大きくとれ、微細パター
ン化にも十分対応できる半導体装置が得られるという効
果がある。
第１図（ａ）〜（ｃ）は、本発明の一実施例を説明する
ための断面図、第２図は従来例の断面図である。 １・・・半導体基板、２・・・拡散層、３・・・絶縁膜
、４・・・下部電極、５・・・溝、６・・・絶縁膜、７
・・・上部電極。
ための断面図、第２図は従来例の断面図である。 １・・・半導体基板、２・・・拡散層、３・・・絶縁膜
、４・・・下部電極、５・・・溝、６・・・絶縁膜、７
・・・上部電極。
Claims (1)
- 半導体基板上に順次形成された下部電極と絶縁膜と上
部電極とからなる積み上げ型容量部を有する半導体装置
に於て、前記積み上げ型容量部は凹凸状に形成されてい
ることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13784890A JPH0430568A (ja) | 1990-05-28 | 1990-05-28 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13784890A JPH0430568A (ja) | 1990-05-28 | 1990-05-28 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0430568A true JPH0430568A (ja) | 1992-02-03 |
Family
ID=15208222
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13784890A Pending JPH0430568A (ja) | 1990-05-28 | 1990-05-28 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0430568A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100384791B1 (ko) * | 1995-12-21 | 2003-08-21 | 주식회사 하이닉스반도체 | 반도체기억소자의캐패시터제조방법 |
| US7749852B2 (en) | 2005-08-10 | 2010-07-06 | Samsung Electronics Co., Ltd. | Methods of forming metal-insulator-metal (MIM) capacitors with passivation layers on dielectric layers |
-
1990
- 1990-05-28 JP JP13784890A patent/JPH0430568A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100384791B1 (ko) * | 1995-12-21 | 2003-08-21 | 주식회사 하이닉스반도체 | 반도체기억소자의캐패시터제조방법 |
| US7749852B2 (en) | 2005-08-10 | 2010-07-06 | Samsung Electronics Co., Ltd. | Methods of forming metal-insulator-metal (MIM) capacitors with passivation layers on dielectric layers |
| US8017490B2 (en) | 2005-08-10 | 2011-09-13 | Samsung Electronics Co., Ltd. | Methods of forming metal-insulator-metal (MIM) capacitors with passivation layers on dielectric layers |
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