JPS62294319A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPS62294319A JPS62294319A JP13884686A JP13884686A JPS62294319A JP S62294319 A JPS62294319 A JP S62294319A JP 13884686 A JP13884686 A JP 13884686A JP 13884686 A JP13884686 A JP 13884686A JP S62294319 A JPS62294319 A JP S62294319A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- high level
- input signals
- semiconductor integrated
- integrated circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 10
- 230000000694 effects Effects 0.000 abstract description 4
- 238000007493 shaping process Methods 0.000 abstract description 3
- 230000005540 biological transmission Effects 0.000 abstract 1
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 7
- 240000002853 Nelumbo nucifera Species 0.000 description 2
- 235000006508 Nelumbo nucifera Nutrition 0.000 description 2
- 235000006510 Nelumbo pentapetala Nutrition 0.000 description 2
- 235000006732 Torreya nucifera Nutrition 0.000 description 2
- 244000111306 Torreya nucifera Species 0.000 description 2
Landscapes
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の詳細な説明
［、産業上の利用分野−］
本発明はパスラインを内部に有する半導体集積回路に関
する。
する。
〔従来の技術］
一般に半導体集積回路の内部のパスラインは、マイクロ
コンピュータ内の各装置間の情報の受は渡しに使われ、
その受は渡しに要する時間が短い事が要求される。従来
の半導体集積回路の一例を第３図に示す。１はＭ ＯＳ
インバータ、Ｔ ｒ １゜Ｔ ｒ ２はＮチャイ・ルＭ
Ｏ３、］゛ｒ３はＰチャネルＭ ＯＳ、１０は電圧−＋
Ｖ ｃ ｃの電源端子である。
コンピュータ内の各装置間の情報の受は渡しに使われ、
その受は渡しに要する時間が短い事が要求される。従来
の半導体集積回路の一例を第３図に示す。１はＭ ＯＳ
インバータ、Ｔ ｒ １゜Ｔ ｒ ２はＮチャイ・ルＭ
Ｏ３、］゛ｒ３はＰチャネルＭ ＯＳ、１０は電圧−＋
Ｖ ｃ ｃの電源端子である。
図において、プリチャーシイ３号ＩＣ）１かロウレベル
の時、ハス９がプリチャージされ、信号１（’）１がハ
イレベルの時、信号の受は渡しが行なわれる。
の時、ハス９がプリチャージされ、信号１（’）１がハ
イレベルの時、信号の受は渡しが行なわれる。
すなわち第４図に示すように、プリチャージ信号１０１
がハイレベルにおいて、他の入力信号１０２．１０３が
それぞれハイレベルになつ／こ時、出力（、を号１０４
はハイレベルとなる。
がハイレベルにおいて、他の入力信号１０２．１０３が
それぞれハイレベルになつ／こ時、出力（、を号１０４
はハイレベルとなる。
［発明が解決しようとする問題点］
従来の半導体集積回路においては、そのハスライン上の
容−鼠、抵抗により、ハスラインの信−りの時間的な遅
れが大きい欠点がある。そこで本発明の１−１的は上、
記の欠点を解決し、信号の時間的な遅れが小さい半導体
集積回路を提供することにある。
容−鼠、抵抗により、ハスラインの信−りの時間的な遅
れが大きい欠点がある。そこで本発明の１−１的は上、
記の欠点を解決し、信号の時間的な遅れが小さい半導体
集積回路を提供することにある。
１問題点を解決するための手段〕
本発明の半導体集積回路は、内部に設０られたハスライ
ンの途中を、２個のＭＯＳインバータを逆並列に構成し
たインバータ群によって接続したことを特徴とする。
ンの途中を、２個のＭＯＳインバータを逆並列に構成し
たインバータ群によって接続したことを特徴とする。
以下本発明の詳細を、その実施例に基づき図面を参照し
て説明する。
て説明する。
第１図は本発明の一実施例の回路図を示し、２゜５．６
．７はＭＯＳインバータ、Ｔｒ４〜Ｔｒ６はＰチャネル
ＭＯ８，Ｔｒ７ 、ＴｒｇはＮチャネルＭＯ３，８，９
は電圧＋Ｖｃｃの電源端子である。第２図は第１図のタ
イミング図を示す。第１図、第２図において、入力信号
２０１，２０２と出力信号２０５は負論理として動作し
、入力信号２０３．２０４と出力信号２０６は正論理と
して動作する。そこでクロック信号１０１がロウレベル
の時にバス３１．バス４がそれぞれディスチャージ、プ
リチャージされ、信号１０１がハイレベルの時に信号の
受は渡しが行なわれる。すなわち、信号１０１がハイレ
ベルにおいて、入力信号２０１．２０２が共にロウレベ
ルの時、出力信号２０５．２０６はそれぞれロウレベル
、ハイレベルとなり、また入力信号２０３，２０４が共
にハイレベルの時出力信号２０５，２０６はそれぞれロ
ウレベル、ハイレベルとなる。
．７はＭＯＳインバータ、Ｔｒ４〜Ｔｒ６はＰチャネル
ＭＯ８，Ｔｒ７ 、ＴｒｇはＮチャネルＭＯ３，８，９
は電圧＋Ｖｃｃの電源端子である。第２図は第１図のタ
イミング図を示す。第１図、第２図において、入力信号
２０１，２０２と出力信号２０５は負論理として動作し
、入力信号２０３．２０４と出力信号２０６は正論理と
して動作する。そこでクロック信号１０１がロウレベル
の時にバス３１．バス４がそれぞれディスチャージ、プ
リチャージされ、信号１０１がハイレベルの時に信号の
受は渡しが行なわれる。すなわち、信号１０１がハイレ
ベルにおいて、入力信号２０１．２０２が共にロウレベ
ルの時、出力信号２０５．２０６はそれぞれロウレベル
、ハイレベルとなり、また入力信号２０３，２０４が共
にハイレベルの時出力信号２０５，２０６はそれぞれロ
ウレベル、ハイレベルとなる。
一般にＭＯＳインバータには、信号波形を整形する効果
があるので、パスラインの信号の時間的な遅れが小さく
なる。
があるので、パスラインの信号の時間的な遅れが小さく
なる。
本発明の実施例を便宜上ＣＭ ＯＳ構成のバスプリチャ
ージ方式のバスを有する半導体集積回路について説明し
たが、実際にはそれ以外の半導体集積回路のパスライン
について信号の時間的な遅れを小さくすることができる
。
ージ方式のバスを有する半導体集積回路について説明し
たが、実際にはそれ以外の半導体集積回路のパスライン
について信号の時間的な遅れを小さくすることができる
。
［：発明の効果〕
以上説明したように本発明により、パスラインの途中に
インバータ群を有することにより、バスｌ−の信号波形
の立上り時間と立下り時間に遅れを生じても、波形整形
の効果があるので、パスラインの信号の時間的な遅れを
小さくすることが出来る。
インバータ群を有することにより、バスｌ−の信号波形
の立上り時間と立下り時間に遅れを生じても、波形整形
の効果があるので、パスラインの信号の時間的な遅れを
小さくすることが出来る。
第１図は本発明の一実施例の回路図、第２図は第１図の
動作を示すタイミング図、第３図は従来例の回路図、第
４図は第３図の動作を示すタイミング図である。 １’ｒ４ 、 Ｔｒ５ 、 Ｔ ｒ６ ・−Ｐチャネル
ＭＯ８、Ｔｒ７ 、ＴｒＢ−−−ＮチャネルＭＯ８，２
，５，６゜７・・・ＭＯＳインバータ、３，４・・・バ
ス、８．９・・・電源端子、１０１・・・プリチャージ
用信号。 茅 １ 図 ２１）４−一」］−一一一一 茅 ３ 図 ＄ ２ 阿 華４図
動作を示すタイミング図、第３図は従来例の回路図、第
４図は第３図の動作を示すタイミング図である。 １’ｒ４ 、 Ｔｒ５ 、 Ｔ ｒ６ ・−Ｐチャネル
ＭＯ８、Ｔｒ７ 、ＴｒＢ−−−ＮチャネルＭＯ８，２
，５，６゜７・・・ＭＯＳインバータ、３，４・・・バ
ス、８．９・・・電源端子、１０１・・・プリチャージ
用信号。 茅 １ 図 ２１）４−一」］−一一一一 茅 ３ 図 ＄ ２ 阿 華４図
Claims (1)
- 内部に設けられたバスラインの途中を、２個のＭＯＳイ
ンバータを逆並列に構成したインバータ群によって接続
したことを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13884686A JPS62294319A (ja) | 1986-06-13 | 1986-06-13 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13884686A JPS62294319A (ja) | 1986-06-13 | 1986-06-13 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62294319A true JPS62294319A (ja) | 1987-12-21 |
Family
ID=15231546
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13884686A Pending JPS62294319A (ja) | 1986-06-13 | 1986-06-13 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62294319A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS605621A (ja) * | 1983-06-24 | 1985-01-12 | Hitachi Ltd | 非同期信号同期化回路 |
-
1986
- 1986-06-13 JP JP13884686A patent/JPS62294319A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS605621A (ja) * | 1983-06-24 | 1985-01-12 | Hitachi Ltd | 非同期信号同期化回路 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0389624A (ja) | 半導体集積回路 | |
| US5323065A (en) | Semiconductor integrated circuit device having edge trigger flip-flop circuit for decreasing delay time | |
| JPS6054519A (ja) | 入出力回路 | |
| JPS5925419A (ja) | Ｃｍｏｓ集積回路装置 | |
| EP1094396A2 (en) | Bus system suitable for increasing transmission speed | |
| EP0124535A1 (en) | Buffer circuit | |
| JPH03102911A (ja) | クロック信号発生回路 | |
| JP2689533B2 (ja) | Ｃｍｏｓバッファ回路 | |
| JP3066645B2 (ja) | 半導体装置 | |
| JPS5869121A (ja) | 半導体集積回路 | |
| JPH0541638A (ja) | セツトリセツト型フリツプフロツプ回路 | |
| JPS59201524A (ja) | 出力回路 | |
| JPS61173518A (ja) | 信号断検出回路 | |
| US6225828B1 (en) | Decoder for saving power consumption in semiconductor device | |
| JP2712411B2 (ja) | テスト回路 | |
| JPS63253598A (ja) | Ｒｏｍ装置 | |
| JPS63205894A (ja) | 記憶回路 | |
| JPH0431630Y2 (ja) | ||
| JPS59193614A (ja) | シユミツトトリガ回路 | |
| JPS6216616A (ja) | 半導体集積回路 | |
| JPH04271516A (ja) | 半導体集積回路装置 | |
| JPS6382126A (ja) | バスレベル保持回路 | |
| JPS6062725A (ja) | 出力バツフア回路 | |
| JPH05315544A (ja) | 半導体集積回路装置 | |
| JPH04343523A (ja) | ３値出力バッファ回路 |